[发明专利]数据同步处理系统及方法

说明书

技术领域

本发明涉及电子技术领域，特别涉及一种数据同步处理系统及方法。

背景技术

如图1所示，在数据同步处理系统900中，同步逻辑电路90利用采样时钟CLK对同步逻辑电路80所产生的数据DATA进行采样，其中同步逻辑电路80的系统时钟PCLK与采样时钟CLK同频率且存在不确定的相位差，甚至该相位差会随着时间发生改变；数据DATA在系统时钟PCLK的上升沿或下降沿发生改变，以下将以数据DATA在系统时钟PCLK的下降沿改变进行说明。

如图2所示，同步逻辑电路90利用采样时钟CLK的上升沿对数据DATA进行采样，其中在时间段T0内，数据DATA发生改变；在时间段T1内，数据DATA为一恒定值。当采样时钟CLK的上升沿发生在时间段T1内时，同步逻辑电路90可以采样到稳定的数据；当采样时钟CLK的上升沿发生在时间段T0内时，同步逻辑电路90将采样到不稳定的数据，因而导致处理异常。

发明内容

鉴于此，有必要提供一种改进的数据同步处理系统。

还有必要提供一种改进的数据同步处理方法。

一种数据同步处理系统包括第一同步逻辑电路、同步处理电路及第二同步逻辑电路。第一同步逻辑电路用于产生在其第一时钟的上升沿或下降沿发生改变的第一数据，第二同步逻辑电路的采样时钟与所述第一时钟的频率相同且存在相位差。同步处理电路用于对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该第二同步逻辑电路利用采样时钟对第二数据进行采样。

一种数据同步处理方法，其包括以下步骤：

提供在第一时钟的上升沿或下降沿发生改变的第一数据；

对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据，该采样时钟与所述第一时钟的频率相同且存在相位差；

利用采样时钟对第二数据进行采样。

上述数据同步处理系统及方法，通过同步处理电路对第一数据进行处理，以产生与采样时钟的上升沿或下降沿同步的第二数据。因而，第二同步逻辑电路利用采样时钟的上升沿或下降沿对第二数据进行采样，均可以采样到稳定的数据。

附图说明

图1为现有技术中数据同步处理系统的示意图。

图2为图1中数据同步处理系统所涉及的波形图。

图3为一较佳实施方式的数据同步处理系统的示意图，该数据同步处理系统包括同步处理电路。

图4为图3中同步处理电路的功能模块图。

图5为图4中第一实施方式的同步处理电路所涉及的波形图。

图6为图4中第二实施方式的同步处理电路所涉及的波形图。

图7为图5中采样时钟与第一时钟之间具有多个不同的相位差时的波形图。

图8为图5中采样时钟与第一时钟之间的相位差为90度时所涉及的波形图。

图9为一较佳实施方式的数据同步处理方法的流程图。

主要元件符号说明

数据同步处理系统        100

第一同步逻辑电路        10

同步处理电路            20

第二同步逻辑电路        30

除频器                  22

第一采样电路            24

第二采样电路                25

采样合成电路                26

数据同步处理方法            200

具体实施方式

请参阅图3，一较佳实施方式的数据同步处理系统100包括第一同步逻辑电路10、同步处理电路20及第二同步逻辑电路30。第一时钟PCLK1和采样时钟CLK被分别提供给第一同步逻辑电路10和第二同步逻辑电路30，采样时钟CLK与第一时钟PCLK1的频率相同且存在相位差。

第一同步逻辑电路10用于产生在第一时钟PCLK1的上升沿或下降沿发生改变的第一数据DATA1。同步处理电路20用于对第一数据进行处理，以产生与采样时钟CLK的上升沿或下降沿同步的第二数据DATA2。第二同步逻辑电路30利用采样时钟CLK对第二数据DATA2进行采样。由于第二数据DATA2与采样时钟CLK的上升沿或下降沿同步，因此第二同步逻辑电路30利用采样时钟CLK的上升沿或下降沿对第二数据DATA2进行采样，均能得到稳定的数据。