[发明专利]MOSFET形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及MOSFET形成方法。

背景技术

随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到50nm之下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善沟道区的应力，从而提高载流子的迁移率，提高器件的性能。

具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应力或者单轴应变，从而增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过在MOS管的栅极下沟道处的硅原子的间距改变，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，而运行速度则会得到提升。比如，对于n型MOSFET来说，增大栅极下沟道处的硅原子的间距；对于p型MOSFET来说，减小栅极下沟道处的硅原子的间距。在公开号为CN101483190A的中国专利文件中，能够发现在沟道区具有应力的MOSFET及其制造方法的更多信息。

比如现有技术公开了一种在沟道区具有高应力的MOSFET及其制造方法，通过蚀刻选择性地去除源和漏延伸区，并且在半导体衬底上生长所述源和漏延伸区中的嵌入的应力产生材料，仅须在源和漏的延伸区中生长嵌入的应力产生材料，或者在源和漏延伸区和重掺杂源和漏区中生长嵌入的应力产生材料，从而提高沟道区的应力，提高器件性能。

然而采用该方式形成的MOSFET，由于应力产生材料仅位于源极和漏极的延伸区或重掺杂源极和漏极区中，其所能引起沟道区的晶格变形比较有限，对沟道区的应变影响较为有限；而且在上述技术中，其半导体衬底的纵向漏电流较高。

因此，需要一种新的MOS晶体管的形成方法，以便增大沟道区的应变和降低半导体衬底的漏电流。

发明内容

本发明解决的问题是提供一种沟道区的应变大且半导体衬底的漏电流小的MOSFET形成方法。

为解决上述问题，本发明提供一种MOSFET形成方法，包括：提供半导体衬底，所述半导体衬底表面形成有栅极结构，所述半导体衬底表面、栅极结构侧壁形成有保护层；依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底，形成开口；氧化位于开口侧壁和开口底部的半导体衬底，形成氧化层；去除所述氧化层直至暴露出半导体衬底；在暴露出的半导体衬底表面，采用应力层填充去除所述氧化层后的开口。

与现有技术相比，本发明具有以下优点：本发明提供的MOSFET形成方法氧化位于开口侧壁和开口底部的半导体衬底，并将氧化半导体衬底形成的氧化层去除，在去除氧化层的同时去除位于开口侧壁和开口底部的半导体衬底表面的、等离子体刻蚀时产生的损伤，避免半导体衬底的纵向漏电流的产生；进一步地，本发明形成的应力层部分位于栅极结构下方，增强沟道区的晶格变形，提高沟道区的应力，提高器件性能。

附图说明

图1是本发明MOSFET形成方法的流程示意图；

图2至图7为本发明提供的MOSFET形成方法一实施例过程示意图。

具体实施方式

现有工艺形成的MOSFET，由于应力产生材料仅位于源极和漏极的延伸区或重掺杂源极和漏极区中，其所能引起沟道区的晶格变形比较有限，对沟道区的应变影响较为有限；且在上述工艺形成的MOSFET，MOSFET半导体衬底的纵向漏电流较高。

对此，发明人经过大量实验，发现所述漏电流产生的原因是在衬底内去除源和漏延伸区时，去除工艺损伤衬底，在衬底内形成表面缺陷，后续嵌入的应力产生材料与有损伤的衬底接触差，导致后续形成的MOSFET纵向漏电流较高。

为此，本发明的发明人提出一种改进的MOSFET形成方法，请参考图1，包括如下步骤：

步骤S101，提供半导体衬底，所述半导体衬底表面形成有栅极结构，所述半导体衬底表面、栅极结构侧壁形成有保护层。

步骤S102，依次采用等离子体刻蚀去除位于栅极结构两侧且位于半导体衬底表面的保护层和位于栅极结构两侧部分半导体衬底，形成开口。

步骤S103，氧化位于开口侧壁和开口底部的半导体衬底，形成氧化层。

步骤S104，去除所述氧化层直至暴露出半导体衬底。