[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及一种半导体装置的制造方法，特别涉及一种半导体装置的介电层(例如一场效应晶体管的一栅极介电层)的形成方法。

背景技术

当一些集成电路(IC)设计的技术节点微缩时，会致使想要以一金属栅极取代一公知多晶硅栅极以在微缩元件尺寸时改善元件性能。用于形成一金属栅极结构(例如具有一金属栅极)的一工艺可称为一“栅极后置(gate last)”工艺，其中于“最后”形成最终的栅极堆叠结构。上述工艺可减少包括必须于形成栅极结构之后进行的高温工艺的后续工艺数目。当晶体管的尺寸持续微缩时通常需要降低栅极氧化物的厚度以维持其性能。为了降低栅极漏电，通常需要使用高介电常数(high-k)栅极介电层，以允许在维持相同于较大技术节点使用一般的栅极介电层的相同等效厚度时，可有较大的物理厚度。栅极后置(gate last)和高介电常数(high-k)栅极介电层的其他优点包括可抑制位于栅极介电层下方的界面层的再生长(re-growth)，其可有益于等效氧化层厚度(EOT)，降低漏电和允许金属栅极有适当的功函数。

然而，于公知半导体装置工艺中提供这种元件和工艺会面临许多挑战。沉积完毕的高介电常数(high-k)介电层会包括例如氧空缺或杂质之前存在的捕捉陷阱(pre-existing traps)。上述之前存在的捕捉陷阱会影响最终半导体装置的性能。通常会进行退火工艺以改善高介电常数(high-k)介电层的性能。然而，退火工艺会增加热预算(thermal budget)而不利于半导体装置工艺。举例来说，退火工艺会使界面层再生长(re-growth)而导致等效氧化层厚度(EOT)的增加。

因此，在此技术领域中，有需要一种半导体装置的制造方法，以满足上述需求且克服公知技术的缺点。

发明内容

有鉴于此，本发明一实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括提供一半导体基板。且于上述半导体基板上形成一第一高介电常数介电层。对上述第一高介电常数介电层进行一第一处理工艺，因而形成一处理后第一高介电常数介电层。于上述处理后第一高介电常数介电层上形成一第二高介电常数介电层。之后，对上述第二高介电常数介电层进行一第二处理工艺。

本发明另一实施例提供一种半导体装置的制造方法。上述半导体装置制造方法包括于一半导体基板上形成一栅极介电层的一第一部分。对上述栅极介电层的上述第一部分进行一第一处理工艺。之后，于处理后的上述第一部分正上方形成上述栅极介电层的一第二部分。然后，对上述栅极介电层的上述第二部分进行一第二处理工艺。

本发明又另一实施例提供一种半导体装置的制造方法。上述半导体装置制造方法包括于一半导体基板上形成一虚设栅极结构。形成一源极区和一漏极区邻接上述虚设栅极结构。然后移除上述虚设栅极结构以形成一沟槽。于上述半导体基板上且包括于上述沟槽中沉积一高介电常数介电层的一第一部分。处理上述高介电常数介电层的上述第一部分。于处理后的上述高介电常数介电层的上述第一部分正上方形成上述高介电常数介电层的一第二部分。处理上述高介电常数介电层的上述第二部分。于处理后的上述高介电常数介电层的上述第二部分上形成一金属栅极。

本发明的优点包括增强减少半导体装置的等效氧化层厚度(EOT)。

附图说明

图1为依据本发明实施例的于一基板上形成一介电层的方法的流程图。

图2、图3、图4、图5、图6为依据图1的方法形成的半导体装置的工艺剖面图。

图7为依据本发明实施例的“栅极后置”工艺的流程图，其包括形成一介电层。

图8、图9、图10、图11、图12、图13为依据图7的方法形成的半导体装置的工艺剖面图。

图14为依据本发明实施例的“栅极后置”工艺的流程图，其包括形成一后置栅极介电层和一介电层。

图15、图16、图17、图18、图19为依据图14的方法形成的半导体装置的工艺剖面图。

其中，附图标记说明如下：

100、700、1400～方法；

102、104、106、108、110、112、702、704、706、708、710、712、714、716、718、720、722、1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422～步骤；

202～基板；

204、402、806、902、1002～高介电常数介电层；

302、502～处理工艺；