[发明专利]准循环低密度奇偶校验码译码器及译码方法

说明书

技术领域

本发明涉及固态硬盘纠错系统和方法，尤其涉及一种准循环低密度奇偶校验码(QC-LDPC)译码器及译码方法。

背景技术

目前应用于固态硬盘的纠错技术主要是BCH技术，编码过程通过线性反馈移位寄存器实现，寄存器的数目和纠错能力要求成正比；译码过程分为三部分，首先是伴随式计算，随后是关键方程求解，最后是钱搜索过程。这种技术译码过程复杂，导致硬件实现电路复杂，需要付出延迟和芯片面积的代价。随着工艺水平提高，闪存阵列页单元增大，纠错的扇区大小从512B向1KB发展，码长增加同时要求纠错能力也增加。而随着码长和纠错能力要求的增加，要求更大的伽罗瓦域，编码解码算法在更高数量级上进行，传统的BCH纠错技术变得更复杂，硬件实现复杂程度和成本将大幅度增加。在大的伽罗瓦域进行编码译码设计时，需要利用计算机进行复杂的设计运算，一般的计算机显然不能满足要求。

同时，随着MLC(Multi-Level Cell，多层单元闪存)成为主流闪存，对纠错能力的要求不断提高。其出错主要原因包括浮栅晶体管单元之间的干扰和一个单元内不同层次信息之间的互相干扰，体现在影响阈值电压的分布上。BCH码对于MLC这种出错的修正能力有限，因此成为阻碍MLC Flash发展的因素。传统BCH纠错技术对于特定的应用纠错位数是固定的，意味着在译码过程中即使发生错误个数少于设定纠错位数时，译码过程中的伴随式计算耗费的时钟周期没有减少，浪费了不必要的时钟周期。更多的比特信息存储在一个浮栅晶体管单元上，存储密度的大幅度提升，要求更低误比特率，这些要求对BCH提出了巨大的挑战，实现变得复杂甚至困难，而纠错性能则严重下降。

综上可知，现有固态硬盘纠错系统及方法在实际使用上，显然存在不便与缺陷，所以有必要加以改进。

发明内容

针对上述的缺陷，本发明的目的在于提供一种准循环低密度奇偶校验码译码器及译码方法，其能在纠错完成时，控制结束伴随式计算，降低译码周期及译码延迟。

为了实现上述目的，本发明提供一种准循环低密度奇偶校验码译码器，应用于固态硬盘纠错系统，所述译码器包括：

伴随式计算模块，用于计算待译码序列的伴随式；

判断控制模块，用于判断所述伴随式是否为全零向量，若为是则控制结束伴随式计算并输出当前码序列作为译码结果；

查找模块，用于当所述伴随式不为全零向量时，计算所述待译码序列中不满足校验方程的码元个数的集合，查找所述集合中最大值的位置；

翻转控制模块，用于将所述待译码序列中与所述集合中最大值位置对应的码元进行翻转，并将更新后的待译码序列输入所述伴随式计算模块。

根据本发明的译码器，所述判断控制模块还包括迭代次数判断模块，用于当译码迭代次数达到预设的最大迭代次数时停止译码。

根据本发明的译码器，所述译码器还包括数据序列寄存器，用于从固态硬盘读出并缓存所述待译码序列。

根据本发明的译码器，所述判断控制模块还用于在所述伴随式为全零向量时控制结束所述查找模块的运行。

根据本发明的译码器，所述校验矩阵为由m行n列的b维准循环方阵Q组成，所述准循环方阵Q的每一行是上一行右移一位的结果，第一行是最后一行右移一位的结果。

根据本发明的译码器，所述伴随式计算模块为顺序电路结构或者并行电路结构，所述并行电路结构包括m个并行设置的顺序电路结构。

根据本发明的译码器，所述顺序电路结构包括：

第一寄存器组，用于存储校验矩阵位；

第二寄存器组，用于缓存伴随式计算中间结果；

运算单元，用于对按位输入的待译码序列和校验矩阵位按位进行“与”运算，得到的结果与所述第二寄存器组缓存的伴随式计算中间结果按位进行“异或”运算，并将“异或”运算结果缓存到所述第二寄存器组，并对所述第一寄存器组中存储的校验矩阵位进行移位。

根据本发明的译码器，所述固态硬盘纠错系统包括缓冲寄存器、通道控制器、闪存以及ECC模块，所述ECC模块包括准循环低密度奇偶校验码编码器和准循环低密度奇偶校验码译码器。

本发明还提供一种准循环低密度奇偶校验码译码方法，应用于固态硬盘纠错系统，所述译码方法包括：

伴随式计算步骤，计算所述待译码序列的伴随式；

判断控制步骤，判断所述伴随式是否为全零向量，若为是则控制结束伴随式计算并输出当前码序列作为译码结果；

查找步骤，若所述伴随式不为全零向量，则计算所述待译码序列中不满足校验方程的码元个数的集合，查找所述集合中最大值的位置；