[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别涉及一种具有支撑件的半导体元件及其制造方法。

背景技术

随着科技的进步，电子元件的制造朝向高集成度，以符合电子元件轻、薄、短、小的趋势。提高集成度的方法，除了缩小半导体元件本身的尺寸之外，也可经由减小半导体元件之间的距离来达成。然而，不论是缩小半导体元件其本身的尺寸，或是缩小半导体元件间的距离，都会发生一些制程上的问题。

以制作半导体元件中的导线、插塞以及电容器为例，当半导体元件的尺寸愈来愈小，导线、插塞以及电容器的尺寸也会相对地缩小，而使得导线、插塞以及电容器的高宽比(aspect ratio)会愈来愈大，如此将使得这些元件的制作更加困难。特别是，在元件的高宽比太大的情况下，将会使得元件因支撑性不足而发生扭曲或倒塌的现象，而造成半导体元件的效能降低。

发明内容

本发明提供一种半导体元件及其制造方法，使得柱状体获得良好的支撑性。

本发明提出一种半导体元件的制造方法。于一基底上形成多个柱状体。利用非共形线状原子层沉积法(non-conformal liner atomic layer deposition，NOLA)于柱状体的上表面及侧壁上形成一连续的第一氧化层，第一氧化层连续覆盖柱状体且具有至少一第一开口。移除部分第一氧化层，以暴露出柱状体的上表面并于柱状体的侧壁上形成一第一支撑件，第一支撑件位于对应的柱状体的侧壁的一第一高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第一支撑件互相连接，且围绕于两相对柱状体的第一支撑件互不接触且之间具有一第二开口。

在本发明的一实施例中，上述的第一氧化层的材料包括三氧化二铝。

在本发明的一实施例中，上述的柱状体的材料包括多晶硅、钨以及氮化钛。

在本发明的一实施例中，上述的柱状体的高宽比介于10至60之间。

在本发明的一实施例中，上述的柱状体的形成方法包括：于基底上形成一牺牲层；于牺牲层中形成多个第三开口；于第三开口中形成柱状体；以及移除部分牺牲层，使牺牲层的高度小于第一高度。

在本发明的一实施例中，还包括在移除部分第一氧化层之前，经由第一开口移除剩余的牺牲层。

在本发明的一实施例中，还包括经由第二开口移除剩余的牺牲层。

在本发明的一实施例中，上述的牺牲层的材料包括硅与氧化硅。

在本发明的一实施例中，上述的柱状体的形成方法包括化学气相沈积法。

在本发明的一实施例中，上述的柱状体的形状包括圆柱体。

在本发明的一实施例中，上述的第一支撑件的形状包括中空环状。

在本发明的一实施例中，还包括以下步骤。利用非共形线状原子层沉积法于柱状体的上表面及侧壁上形成一连续的第二氧化层，第二氧化层连续覆盖柱状体且具有至少一第四开口。移除部分第二氧化层，以暴露出柱状体的上表面并于柱状体的侧壁上形成一第二支撑件，第二支撑件位于柱状体的侧壁的一第二高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第二支撑件互相连接，且围绕于两相对柱状体的第二支撑件互不接触且之间具有一第五开口，以及第二高度大于第一高度。

在本发明的一实施例中，上述的第二氧化层的材料包括三氧化二铝。

在本发明的一实施例中，上述的第二支撑件的形状包括中空环状。

本发明另提出一种半导体元件，其包括多个柱状体、多个第一支撑件以及多个第二支撑件。柱状体配置于一基底上。第一支撑件配置于柱状体的侧壁的一第一高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第一支撑件互相连接，且围绕于两相对柱状体的第一支撑件互不接触。第二支撑件配置于柱状体的侧壁的一第二高度上且围绕柱状体的外围，其中围绕于两相邻柱状体的第二支撑件互相连接，且围绕于两相对柱状体的第二支撑件互不接触，以及第一高度不等于第二高度。

在本发明的一实施例中，上述的柱状体的高宽比介于10至60之间。

在本发明的一实施例中，上述的第一支撑件与第二支撑件的材料包括三氧化二铝。

在本发明的一实施例中，上述的柱状体的材料包括多晶硅、钨以及氮化钛。

在本发明的一实施例中，上述的柱状体的形状包括圆柱体。

在本发明的一实施例中，上述的第一支撑件与第二支撑件的形状包括中空环状。