[发明专利]保持触发器

说明书

技术领域

本发明涉及保持触发器，更具体地，涉及具有主从锁存器的保持触发器。

背景技术

许多电路设计都需要从休眠模式唤醒之后快速恢复运行。在这些设计中，需要在进入休眠模式之前保存当前的数据状态，并且在唤醒时恢复该状态。一种这样的片上保持方法是所谓的双引脚气球式寄存器，其使用独立的保存和恢复控制引脚以及用于进行保持的第二保存锁存器。该双引脚气球式寄存器在图1中示出。

图1是现有技术的保持寄存器10的高级框图。该保持寄存器10基于传统的D型触发器，其由主从锁存器12、14表示。如本领域技术人员所熟悉的，在正边沿时刻(或者如果时钟输入为低电平有效，则为负边沿时刻)，D触发器的Q输出通常呈现D输入状态。这就是之所以称为D触发器的原因，由于输出取D输入或数据输入的值，所以将其延迟一个时钟计数。该保持寄存器具有额外的数据保存电路，其有时被称为“阴影(shadow)”锁存器或者“气球式(balloon)”锁存器16。D触发器的锁存器12、14由标准的低Vt晶体管设计而成，而气球式锁存器16由弱高Vt晶体管设计而成。该第三锁存器16连接至常开电源(always on power supply)(真实VDD)，并保持该寄存状态，而漏(leaky)主从寄存器锁存器在休眠模式下断电。在任何从断电到主动模式(active mode)或反之的转换时，该设计要求用于在气球式锁存器和触发器之间反复转移数据的复杂定时。该设计的复杂性在某种程度上源于无论时钟状态如何，都允许保持寄存器恢复数据值。如果时钟为低，并且主锁存器打开且对输入数据进行采样，则所保持的值被强制进入从锁存器。然而，如果时钟为高，则保持锁存器值被强制进入主锁存器，然后当时钟转为低时，该保持触发器值被传递到从锁存器。该设计还存在大尺寸、大功率及延迟相关的问题。

期望一种较低功率、较小面积的保持触发器。

发明内容

在本发明的一个实施例中，主从保持触发器包括：主锁存器，用于锁存输入数据信号并基于输入时钟信号输出锁存的主锁存器数据信号；从锁存器，连接至主锁存器的输出端，并用于基于输入时钟信号输出锁存的从锁存器数据信号；以及保持锁存器，嵌入主锁存器和从锁存器之一中，用于基于断电控制信号在断电模式下保存数据。

其中，所述触发器包括由虚拟VDD电源供电的第一组器件，以及由恒定VDD电源供电的第二组器件。

其中，所述保持锁存器嵌入所述从锁存器中，所述主锁存器只包括选自所述第一组器件中的器件，并且所述从锁存器包括选自所述第一组器件和所述第二组器件中的器件。

其中，所述保持锁存器嵌入所述主锁存器中，所述从锁存器只包括选自所述第一组器件中的器件，并且所述主锁存器包括选自所述第一组器件和所述第二组器件中的器件。

其中，嵌入有所述保持锁存器的所述主锁存器或所述从锁存器包括在正常操作模式期间可操作的主存储器环以及在所述断电模式期间可操作的次存储器环，其中，所述主存储器环和所述次存储器环共享至少一个器件。

其中，至少一个共享的器件是反相器。

其中，所述触发器包括由虚拟VDD电源供电的第一组器件以及由恒定VDD电源供电的第二组器件，其中，至少一个共享的器件是选自所述第二组器件的器件。

其中，所述主存储器环包括具有用于接收数据设置信号的输入端的逻辑门以及具有用于接收数据复位信号的输入端的逻辑门中的一个或两个。

其中，所述主存储器环包括第一反相器和第二反相器，连接在所述第一反相器的输出端和所述第二反相器的输入端之间的第一通过门以及连接在所述第二反相器的输出端和所述第一反相器的输入端之间的第二通过门，其中，所述第一通过门通过所述断电控制信号进行控制，以及所述第二通过门通过所述输入时钟信号进行控制，以及其中，所述次存储器环包括所述第二反相器、输入端连接到所述第二反相器的输出端的第三反相器以及连接在所述第三反相器的输出端和所述第二反相器的输入端之间的第三通过门，其中，所述第三通过门通过所述断电控制信号进行控制。

其中，所述主存储器环进一步包括第四反相器和第五反相器，所述第四反相器连接在所述第一反相器的输出端和所述第二反相器的输入端之间，以及所述第五反相器连接在所述第二反相器的输出端和所述第一反相器的输入端之间。

其中，所述第二反相器是NAND门的一部分，所述NAND门具有用于接收数据设置信号的输入端，和/或所述第一反相器是与NAND门的一部分，所述NAND门具有用于接收数据复位信号的输入端。