[发明专利]一种改善应力层应力作用的方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种改善应力层应力作用的方法。

背景技术

随着半导体技术的不断发展，集成电路的集成化程度越来越高，器件的尺寸也不断减小。器件尺寸不断减小导致器件的性能受到很大影响。例如，当沟道的长度缩小到50nm以下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善器件沟道区的应力，从而提高载流子的迁移率，提高器件的性能。具体是通过在金属-氧化物-半导体场效应管(MOSFET)的沟道区引入双轴应变或者单轴应变，以增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度，改善MOSFET器件的性能。提供这种应力的方式被称为应力记忆技术(SMT，Stress Memorization Technique)。具体的应力记忆技术是在半导体器件的NFET(N-type Field-Effect Transistor，N型场效应晶体管)或PFET(P-type Field-Effect Transistor，P型场效应晶体管)上方的固有应变材料层，即应力层，(所述应力层可以为氮化硅层等)，并进行高温退火工艺以使应力被记忆在半导体器件上，例如记忆在栅极多晶硅或扩散区或硅衬底中，通过应力改变在FET的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，然后去除应变材料，使应力得以保留并改进电子或空穴的迁移率，因而改善半导体整体的性能。对于NFET和PFET不同的应力产生不同的效果，拉应力(Tensile Stress)可以增大NFET栅极下沟道处的硅原子的间距，运行速度得到提升，压应力(Compressive Stress)可以减小PFET栅极下沟道处的硅原子的间距，使运行速度得到提升。

图1为现有技术中NFET表面应力层的结构示意图。如图1所示，现有技术中，针对NFET表面形成拉应力层的步骤为：提供一衬底100’，在所述衬底100’上完成初始处理，包括在衬底100’上形成栅极102’，在所述栅极102’两侧沉积形成侧壁隔离层104’，在所述侧壁隔离层104’两侧的衬底100’上进行源区101a’，漏区101b’掺杂离子注入，以形成初步NFET结构；接着，在所述NFET上沉积氧化硅层103’；在所述氧化硅层103’上沉积应力层105’，进行高温退火工艺，以使应力层105’的应力记忆到NFET中，同时实现源区101a’、漏区101b’掺杂离子的推进；最后，去除应力层105’完成应力记忆过程。在上述步骤中，所述侧壁隔离层104’是采用炉管(furnace)加热沉积法在衬底100’表面沉积形成氮化硅层，所述炉管沉积法会在衬底的正面和背面同时沉积氮化硅层，在反应温度500-700℃条件下，通过六氯硅烷和氨气反应，沉积形成厚度为的氮化硅层，在衬底100’正面沉积形成氮化硅层的同时，位于衬底100’背面同时沉积形成沉积氮化硅1040’层。

图2为现有技术中氮化硅层对衬底正面的应力作用示意图，图3为氮化硅层对衬底背面的应力示意图。如图2所示，位于衬底100’正面的氮化硅层200’在高温退火工艺中对衬底100’产生向上弯曲的应力，图3所示，位于对衬底背面的氮化硅层202’在后续高温退火工艺中，对衬底100’产生向下弯曲的应力，则结合图1，衬底正面的侧壁隔离层104’对衬底产生的应力作用为100～200MPa且应力方向以垂向为主，对应力层105’的影响微弱，然而衬底背面的沉积氮化硅层1040’在后续高温退火工艺中与应力层105’产生方向相反应力作用，且沉积氮化硅层1040’的应力作用达到1.6～1.7GPa，大大削弱了应力层105’的应力作用。

发明内容

本发明要解决的技术问题是，提供一种能够去除在形成栅极侧壁隔离层时在衬底背面形成的沉积氧化硅层，避免所述沉积氧化硅层在影响应力层应力作用，从而改善应力层对器件的应力作用的方法。

为解决上述问题，本发明提供一种改善应力层应力作用的方法，包括以下步骤：

提供一衬底，所述衬底正面形成有栅极、栅极侧壁隔离层，在所述衬底的背面同时形成有沉积氮化硅层；

对栅极进行掺杂离子注入工艺；

在所述衬底正面上淀积形成氧化硅层；

去除位于所述衬底背面的沉积氮化硅层；

在所述氧化硅层表面形成应力层；

进行高温退火工艺。

进一步的，所述栅极侧壁隔离层通过炉管加热沉积法形成，所述沉积氮化硅层与所述栅极侧壁隔离层同时形成。