[发明专利]集成电路结构与其形成方法

说明书

技术领域

本发明是有关于一种集成电路的形成方法，且特别是有关于一种形成局部气隙以提供集成电路中的内连线绝缘的结构与方法。

背景技术

随着集成电路密度增加，其相邻单元之间的电容耦合也随之增加，这会进一步增加寄生电容，并降低集成电路的组件速度及整体效能。

在后段线路的内连线中，需要降低电阻电容延迟(RC delay)以改善组件效能。在内连线之间采用气隙的作法可有效降低等效介电常数(keff)。目前有多种方法可形成气隙，但每一种都会增加成本且难以完成。更明确的说，每一种已知方法都需要额外的次微影图案化步骤，额外的共聚物图案化步骤、及/或非顺应性的金属间层沉积。

发明内容

本发明的目的在于提供一种集成电路结构及其形成方法。

本发明一实施方式提供一种集成电路结构。相邻的两个内连线结构形成于基板上。多个盖层对准并形成于每一内连线结构上。多个侧壁物形成于每一内连线结构的侧壁上，且气隙形成于内连线结构之间。介电层位于基板上以覆盖盖层与气隙。

本发明另一实施方式亦提供一种集成电路结构。两个金属内连线形成于半导体基板上。多个盖层直接形成于每一金属内连线上。多个侧壁物形成于每一金属内连线的侧壁上，且气隙形成于金属内连线之间。多个衬垫间隔物分别位于各个侧壁物上，并横向接触盖层之一。介电层位于半导体基板上以覆盖盖层与气隙。

本发明另一实施方式还提供一种集成电路结构的形成方法。进行选择性成长工艺以于每个金属结构上分别形成盖层，且金属结构是位于基板上的介电层中。沉积衬垫层于基板与盖层上。干蚀刻基板以移除大部分的介电层，形成侧壁物于每一金属结构的侧壁上，并形成气隙于金属结构之间。沉积低介电常数的介电材料于基板上，以覆盖盖层与气隙。

本发明一方面提供一种集成电路结构，包括：两个金属内连线，位于一半导体基板上；多个金属盖层，直接形成于每一该些金属内连线上；多个介电侧壁物，位于每一该些金属内连线的侧壁上，且多个气隙分别位于该些介电侧壁物之间；多个衬垫间隔物，每一该些衬垫间隔物分别位于每一该些介电侧壁物之上，并横向接触该些金属盖层之一；以及一介电层，位于该半导体基板上，以覆盖该些金属盖层与该气隙。

上述的集成电路结构，其中该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。

上述的集成电路结构，其中该些衬垫间隔物的材质为碳氧化硅、氮化硅、氮氧化硅或其组合。

上述的集成电路结构，其中该些介电侧壁物的材质包括氧化硅，且该些金属内连线的材质包括铜。

本发明另一方面提供一种集成电路结构的形成方法，包括：进行选择性成长工艺，以形成多个金属盖层分别于多个金属结构上，且该些金属结构形成于一基板上的一介电层中；沉积一衬垫层于该基板与该些金属盖层上；干蚀刻该衬垫层与该介电层，以移除大部分的该介电层，同时形成多个衬垫侧壁物分别于每一该些金属盖层的侧壁上以及形成多个介电侧壁物分别于每一该些金属结构的侧壁上，以形成多个气隙分别于相邻的该些介电侧壁物之间；以及沉积具有低介电常数的低介电材料层于该基板上，以覆盖该些金属盖层与该气隙。

上述的集成电路结构的形成方法，其中该选择性成长工艺包括无电电镀工艺。

上述的集成电路结构的形成方法，其中该些金属盖层为铜、镍、铂、金、锡银铜合金、锡银合金、钛、氮化钛、钽、氮化钽、磷化钴钨或钌。

上述的集成电路结构的形成方法，其中该衬垫层为碳氧化硅、氮化硅、氮氧化硅或上述的任意组合。

上述的集成电路结构的形成方法，其中还包括在沉积该低介电材料层之前，先沉积一蚀刻停止层于该基板上，以覆盖该些金属盖层与该些气隙。

上述的集成电路结构的形成方法，其中还包括：在沉积该低介电材料层之前，先以一热分解高分子填满该些气隙；以及在沉积蚀刻停止层后进行一回火工艺，以分解该热分解高分子。

本发明通过形成局部气隙可以提供集成电路中的内连线绝缘的结构。

附图说明

为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：

图1A-1E与图2A-2F是已知技艺中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图；

图3A-3E是本发明一实施方式中，形成气隙以提供集成电路中的内连线绝缘的工艺剖视图；

图4是本发明一实施方式中，形成气隙以提供集成电路中的内连线绝缘的流程图；以及

图5是图3B的集成电路结构的部分剖视图。