[发明专利]内存组件及其制造方法

说明书

技术领域

本发明一般是有关于一种集成电路，且特别是有关于一种卷标高速缓存(Tag Cache Memories)同位性检查(Parity Check)的同位性前瞻架构(ParityLook-Ahead Scheme)。

背景技术

高速缓存是用来改善性能的组件，其是通过分类数据使其将来能够更快速地服务对于这些数据的需求，进而达到上述改善性能的目的。储存于高速缓存中的数据可为先前已经计算过的值或储存于别处的原始值的复制(Duplicates)。假如需求的数据是包含于上述的高速缓存中[称之为高速缓存命中(CacheHit)]，可通过从高速缓存中简单地读取来满足上述的需求，其是相对较快速的。反之，假如需求的数据并未包含于高速缓存中[称之为高速缓存未中(CacheMiss)]，数据必须重新计算或从如主存储器的原始储存位置提取，其中主存储器是相对较缓慢的。因此，从高速缓存中可服务越多的需求，则整体系统的性能越好。

为了保证高速缓存存取的正确性，需要检定高速缓存地址以保证其并未损坏。一个高速缓存包含一数据高速缓存以及一卷标高速缓存，其中储存于数据高速缓存中的高速缓存数据的地址是储存于卷标高速缓存(其是用以储存地址)中。因此，当存取高速缓存数据的需求被提出时，需求中的地址将通过比较上述地址与储存于卷标高速缓存中的数据(称之为卷标(tag))来加以检定。图1是绘示卷标检定的已知电路的方块图。卷标高速缓存阵列(Array)100储存卷标，其中上述的卷标为高速缓存数据的地址。对每个卷标来说，例如卷标tag[23:0]，卷标tag[23:0]的同位性位(parity bit)亦被加以储存。在卷标检定中，提供有标示为phy_addr[23:0]的地址，上述地址可使用于中央处理器(Central Processing Unit；CPU)的指令中。比较器102一位一位地比较地址phy_addr[23:0]与卷标tag[23:0]，以产生读取命中(Read Hit；Rd_Hit)位。假如地址phy_addr[23:0]是与卷标tag[23:0]相同，则读取命中位为真(True)。反之，其为否(False)。

提供读取命中位至同位性检查单元104，以产生读取同位性(Read-Parity；Rd_Parity)位，其中读取同位性位是用以指出，当其被储存时，卷标tag[23:0]与地址phy_addr[23:0]的同位性是否相同于卷标tag[23:0]的同位性。读取同位性位可计算成“卷标[23]^卷标[22]^...卷标[1]^卷标[0]^同位性”，其中数值卷标[0]至卷标[23]是卷标tag[23:0]的位，且位“同位性”是卷标tag[23:0]的同位性位，而同位性位是由卷标高速缓存阵列100加以读取。符号“^”是表示一“互斥或(Exclusive-OR)”运算子(Operator)。同位性检查单元104亦接收来自于卷标高速缓存阵列100的一有效(Valid)位，其中有效位是用以指出卷标是否有效，而假如有效位为真，则输出上述所产生的读取命中位与读取同位性位。反之，则读取同位性位被设定为否。

对于高速缓存的性能来说，卷标检定的时间是很重要的。经估计，从卷标高速缓存阵列100读取卷标tag[23:0]、同位性位以及有效位约花费300微微秒(Pico-Seconds；PS)。同位性检查单元104约花费200PS来处理卷标tag[23:0]、有效位、读取命中位以及同位性位。比较器102约花费125PS来产生读取命中位，而读取命中位以及同位性位的“与(AND)”操作约花费20PS。因此，卷标检定的总时间花费300+200+20＝520PS。比较器102所使用的125PS并未被考虑在内，因为其是位于同位性检查单元104所使用的相同时间框架(200PS)中。

发明内容

本发明的目的在提供一种具有预见同位性架构的内存组件及其制造方法。

根据一观点，一内存组件包含卷标高速缓存阵列；配置以接收一地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从上述地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出一读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出一读取同位性位。