[发明专利]一种深亚微米下专用集成电路芯片物理实现方法

说明书

技术领域

本发明涉及的是一种应用于深亚微米下专用集成电路芯片的物理实现方法，尤其涉及在片内多存储单元情况下的物理实现方法。

背景技术

目前，集成电路制程已进入深亚微米，这给专用集成电路芯片物理实现带来了新的挑战，主要表现在：一是在深亚微米下，互连线延迟已接近或者超过器件延迟，使得物理实现过程对时序收敛产生重大影响，且不能在前端逻辑设计中予以精确预估；二是随着特征尺寸的不断缩小，各类寄生参数产生的物理效应对设计的正确性与可靠性产生影响，如耦合、串扰、信号完整性、电地网络健壮性等；三是晶体管阈值电压不能等比例缩小，亚阈值电流影响显著，漏电功耗在总功耗的占比不断提高。

发明内容

本发明的目的在于克服上述存在的不足，提供一种对传统的芯片物理实现方法进行改进的深亚微米下专用集成电路芯片的物理实现方法。

    本发明的目的是通过如下技术方案来完成的，它主要包含：1、布局规划：完成芯片高度和宽度的确定，完成PAD的排列，完成RAM的放置，完成电源规划；2、布局：采用时序驱动布局的技术，对标准单元进行布局时考虑电路时序问题，关键路径上的单元有减少线延迟的优先权；3、时钟树生成：采用时钟树综合的方法完成，采用多级时钟驱动，保证到达各时钟sink点的skew在设计预定范围之内；4、布线：完成信号线的连接，控制布线的宽度、间距和层次，同时采用多种技术考虑延迟和耦合噪声以及布线的质量，主要有wire-widen、wire-spread和double-via，采用屏蔽技术降低关键路径上的耦合作用；5、参数提取和静态时序分析：采用寄生参数提取工具提取版图的寄生参数，并进行静态时序分析，采用按照宽度优先（Breadth first search）原则搜索关键路径，方法如下：加输入信号，根据电路中某节点的扇入节点的到达时间来决定该节点的最迟到达时间，然后，将这个最迟到达时间传向输出端。这样就可以得到每个节点信号可能的最迟到达时间和相应的最长路径；如果最长路径不能满足给定的时序约束，就可以检测到一个时序违反；6、形式验证：通过数学运算将设计与正确的设计进行一致性对比，得出是否一致的结论和不一致处的电路点；7、物理验证：完成设计规则检查，如天线效应。

本发明所述的PAD的排列同时考虑将来芯片应用于PCB板的走线方便、芯片内部易于实现及SSO多重因素；时钟敏感端口采用带施密特迟滞效应；RAM单元数量达125个，占据芯片70%面积，结合数据流向合理规划，各RAM单元之间需预留出一定空间，以放置时钟驱动元件；电地网络采用ring与stripe相结合的方式；采用定义process corner的方法来表征：在深亚微米下，器件和互连的工艺偏差，如薄膜厚度、侧向尺寸、掺杂浓度；采用典型、快速、慢速3种corner，即布局时完成这3种corner下的时序收敛；采用一种无向量的验证方法，它采用系统的、智能的数学分析来判断某个设计在所有的输入或状态条件下是否能按预期的情形工作；形式验证提取出比较设计和待比较设计中的对应点，通常是寄存器和输入输出端口。通过将设计分成许多的逻辑锥(Logic cone)，形式验证比较相对应的逻辑锥；如果比较设计与被比较设计的对应的逻辑锥功能一致，则通过形式验证，否则报告不一致的逻辑锥的位置，以便进行分析。

本发明已经应用于实际的芯片研发过程，并通过了实际测试，具有较好的实际使用效果。

附图说明

图1是本发明的所述方法的框图。

图2是本发明的所述方法修正示意图。

具体实施方式

下面将结合附图对本发明作详细的介绍：如附图1所示：本发明所述的物理实现方法包括如下内容：

    1、布局规划：完成芯片高度和宽度的确定，完成PAD的排列，完成RAM的放置，完成电源规划。PAD的排列同时考虑将来芯片应用于PCB板的走线方便、芯片内部易于实现及SSO等多重因素。时钟等敏感端口采用带施密特迟滞效应的PAD以提高抗噪能力。RAM单元数量达125个，占据芯片70%面积，结合数据流向合理规划，各RAM单元之间需预留出一定空间，以放置时钟驱动元件。电地网络采用ring与stripe相结合的方式，最终达到如下效果：保持稳定的低噪声电压、提供平均功率和峰值功率需求、避免由电迁移和自热而造成的器件疲劳。同时平衡与布线资源间的关系。