[发明专利]具有加性等待时间的半导体器件

权利要求书

1.一种半导体器件，其接收命令并且在当接收命令时开始的加性等待时间期间的结束处执行对应的存储器存取操作，该半导体器件包括：

相位控制器，其控制时钟信号的相位以产生相控时钟信号；以及

控制器，其产生具有第一逻辑状态的控制信号以便在加性等待时间期间中的预定时间将相位控制器从禁止状态改变为使能状态。

2.根据权利要求1所述的半导体器件，其中控制器在该预定时间与存储器存取操作的完成时间之间的间隔期间将控制信号维持在第一逻辑状态，并且在其他时间将控制信号改变为第二逻辑状态以禁止相位控制器。

3.根据权利要求1所述的半导体器件，其中相位控制器包括：

延迟锁定环，其控制时钟信号的相位；以及

连接单元，其根据控制信号促进或阻止向延迟锁定环发送时钟信号。

4.根据权利要求1所述的半导体器件，其中相位控制器包括：

锁相环，其控制时钟信号的相位；以及

连接单元，其根据控制信号促进或阻止向锁相环发送时钟信号。

5.根据权利要求1所述的半导体器件，其中该命令是读命令、写命令、或片上终结(ODT)命令。

6.根据权利要求1所述的半导体器件，其中控制器包括：

多个延迟单元，其串联连接，并根据时钟信号延迟和输出该命令；以及

或门，其对从该命令和各个延迟单元的输出信号当中选择的至少两个信号执行或操作，并且输出作为或操作的结果的控制信号。

7.根据权利要求1所述的半导体器件，进一步包括：

等待时间控制器，其基于相控时钟信号产生多个等待时间控制信号，并且输出所述等待时间控制信号；

内部命令产生单元，其在加性等待时间期间结束之后基于该命令输出内部命令；以及

命令执行控制器，其基于内部命令和等待时间控制信号控制存储器存取操作，

其中该控制信号在加性等待时间期间的该预定时间进一步使能相位控制器、等待时间控制器、和命令执行控制器当中全部的被禁止的单元。

8.根据权利要求7所述的半导体器件，其中该控制信号从该预定时间直到存储器存取操作的完成时间使能相位控制器、等待时间控制器、和命令执行控制器，并且在其他时间点禁止相位控制器、等待时间控制器、和命令执行控制器中的至少一个。

9.根据权利要求7所述的半导体器件，其中控制器包括：

第一或门，其对该命令和该内部命令执行或操作；

多个延迟单元，其串联连接，并根据时钟信号延迟和输出第一或门的输出信号；以及

第二或门，其对从第一或门的输出信号和各个延迟单元的输出信号当中选择的至少两个信号执行或操作，并且输出作为或操作的结果的控制信号。

10.根据权利要求7所述的半导体器件，其中内部命令产生单元包括多个延迟单元，其根据时钟信号延迟和输出该命令。

11.根据权利要求7所述的半导体器件，其中等待时间控制器包括：

多个延迟单元，其串联连接，并延迟相位控制器的输出信号和输出各个等待时间控制信号；以及

连接单元，其根据控制信号控制相位控制器与多个延迟单元之间、或多个延迟单元之间的连接。

12.根据权利要求7所述的半导体器件，其中命令执行控制器包括：

多个延迟单元，其串联连接，并根据对应的一个等待时间控制信号延迟该内部命令；以及

连接单元，其根据控制信号控制等待时间控制器与多个延迟单元之间、内部命令产生单元与多个延迟单元之间、或多个延迟单元之间的连接。

13.一种半导体器件，配置为接收读或写命令并且在当该半导体器件接收读/写命令时开始的第一加性等待时间期间之后执行与读或写命令对应的操作，还配置为接收片上终结(ODT)命令并且在当该半导体器件接收ODT命令时开始的第二加性等待时间期间之后执行ODT命令，该半导体器件包括：

相位控制器，其控制时钟信号的相位并输出相控时钟信号；以及

第一控制器，其产生和输出第一控制信号以便在第一加性等待时间期间中的预定时间将相位控制器从禁止状态改变为使能状态；以及

第二控制器，其产生和输出第二控制信号以便在第二加性等待时间期间中的预定时间将相位控制器从禁止状态改变为使能状态。