[发明专利]具有加性等待时间的半导体器件

说明书

技术领域

本发明构思的实施例一般涉及半导体技术。更具体地，本发明构思的实施例涉及具有加性等待时间(additive latency)的半导体存储器件。

背景技术

近几十年来，存储器件被持续改进以获得更高等级的存储容量和操作速度。这些改进触及存储器件的几乎全部方面，例如包括它们的材料组成、逻辑组织、和操作过程。

同步存储器件代表设计用于提高操作速度的一类存储器技术。同步存储器件中，将存储器存取操作与外部时钟信号同步以提高数据存取和数据传送的效率。过去几年中，已经以各种方式增强同步存储器件以改进功耗、有效数据传输速率、和噪声产生。这些增强中的一些包括引入双数据速率同步存储器、各种数据预取方案、片上终结(on die termination)、和加性等待时间。

加性等待时间是可以用于例如减少包含同步存储器件的装置的存储器指令调度器的空闲时间的修改。加性等待时间包括接收存储器存取命令的时间与对应的存储器存取操作的执行开始的时间之间的同步存储器件的内部延迟。内部延迟的使用允许存储器指令调度器更频繁地向同步存储器件发送存取指令，这能够导致改进的数据吞吐量。

发明内容

本发明构思的实施例提供具有加性等待时间的各种半导体器件。选择的实施例提供与传统器件相比减少的功耗。

根据一个实施例，一种半导体器件接收命令并且在当接收命令时开始的加性等待时间期间的结束处执行对应的存储器存取操作。半导体器件包括：相位控制器，其控制时钟信号的相位以产生相控时钟信号；以及控制器，其产生具有第一逻辑状态的控制信号以便在加性等待时间期间中的预定时间将相位控制器从禁止状态改变为使能状态。

在特定实施例中，控制器在该预定时间与存储器存取操作的完成时间之间的间隔期间将控制信号维持在第一逻辑状态，并且在其他时间将控制信号改变为第二逻辑状态以禁止该相位控制器。

在特定实施例中，相位控制器包括：延迟锁定环，其控制时钟信号的相位；以及连接单元，其根据控制信号促进或阻止向延迟锁定环发送时钟信号。

在特定实施例中，相位控制器包括：锁相环，其控制时钟信号的相位；以及连接单元，其根据控制信号促进或阻止向锁相环发送时钟信号。

在特定实施例中，该命令是读命令、写命令、或片上终结命令。

在特定实施例中，控制器包括：多个延迟单元，其串联连接，并根据时钟信号延迟和输出该命令；以及或门，其对从该命令和各个延迟单元的输出信号当中选择的至少两个信号执行或操作，并且输出作为或操作的结果的控制信号。

在特定实施例中，该半导体器件进一步包括：等待时间控制器，其基于相控时钟信号产生多个等待时间控制信号，并且输出所述等待时间控制信号；内部命令产生单元，其在加性等待时间期间结束之后基于该命令输出内部命令；以及命令执行控制器，其基于内部命令和等待时间控制信号控制存储器存取操作。该控制信号在加性等待时间期间中的预定时间进一步使能相位控制器、等待时间控制器、和命令执行控制器当中全部的被禁止的单元。

在特定实施例中，该控制信号从该预定时间直到存储器存取操作的完成时间使能相位控制器、等待时间控制器、和命令执行控制器，并且在其他时间点禁止相位控制器、等待时间控制器、和命令执行控制器中的至少一个。

在特定实施例中，控制器包括：第一或门，其对该命令和该内部命令执行或操作；多个延迟单元，其串联连接，并根据时钟信号延迟和输出第一或门的输出信号；以及第二或门，其对从第一或门的输出信号和各个延迟单元的输出信号当中选择的至少两个信号执行或操作，并且输出作为或操作的结果的控制信号。

在特定实施例中，内部命令产生单元包括多个延迟单元，其根据时钟信号延迟和输出该命令。

在特定实施例中，等待时间控制器包括：多个延迟单元，其串联连接，并延迟相位控制器的输出信号和输出各个等待时间控制信号；以及连接单元，其根据控制信号控制相位控制器与多个延迟单元之间、或多个延迟单元之间的连接。

在特定实施例中，命令执行控制器包括：多个延迟单元，其串联连接，并根据对应的一个等待时间控制信号延迟该内部命令；以及连接单元，其根据控制信号控制等待时间控制器与多个延迟单元之间、内部命令产生单元与多个延迟单元之间、或多个延迟单元之间的连接。