[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及集成电路的制作，尤其涉及具有密封环结构的半导体装置及其制造方法。

背景技术

于半导体集成电路的设计与封装中，有几个重要区域。需注意不能使得湿气(moisture)进入至电路中，其由于(1)湿气可能为氧化物所捕捉而增加了氧化物的介电常数；(2)湿气可于栅氧化物中形成捕捉电荷，因而造成了互补型金属氧化物半导体晶体管中的临界电压偏移；(3)湿气可于硅栅氧化物界面处形成界面态(interface states)，进而增加了热电子可能性而造成了晶体管寿命的劣化；(4)湿气可于金属内连物内形成腐蚀，降低集成电路的可靠度；以及(5)当为硅氧化物所捕捉时，湿气会降低氧化物的机械强度而氧化物会因为拉伸应力而变的较易破裂。离子污染物(ionic contaminants)也会造成集成电路的毁损，其会快速扩散进入于氧化硅中。举例来说，离子污染物可造成互补型金属氧化物半导体(CMOS)晶体管内的临界电压的不稳定，以及改变了存在有离子污染物的硅表面的表面势能(surface potential)。用于分隔相邻的集成电路的切割程序也会对集成电路造成可能的毁损情形。

目前于业界中已使用了密封环(seal ring)以保护集成电路免于受到湿气劣化、离子污染与切割程序的影响，但仍较佳地需要进行改善。于集成电路演进的过程中，功能密度(即每一晶片区的内连元件的数量)已经增加，而几何尺寸(即可使用工艺形成的最小元件(或线路))则已减少。如此的尺寸缩减已产生了一相对高的电源逸散值(power dissipation value)，其可借由如CMOS元件的低电源逸散元件的使用而解决。CMOS元件通常具有栅氧化物与多晶硅栅电极。随着构件尺寸的持续缩减，存在有利用高介电常数介电物与金属栅电极以取代栅氧化物与多晶硅栅电极的需求，借以改善元件表现。然而，当使用高介电常数金属栅极使用则遇到问题，栅极最后工艺(gate last process)于如环绕一集成电路裸片而用于作为密封环的区域的一空旷区域内造成了化学机械研磨碟化(CMP dishing)效应。

如此，便需要较佳的半导体装置制造方法以及借由上述方法所形成的较佳半导体装置。

发明内容

为了解决现有技术的问题，本发明提供了多个实施例。于一实施例中，本发明提供了一半导体装置，包括：

一基板，具有一密封环区与一电路区；多个假栅极，位于该基板的该密封环区之上；以及一密封环结构，设置于该密封环区内的所述多个假栅极之上。

于另一实施例中，本发明提供了一种半导体装置，包括：

一基板，具有一密封环区与一电路区；多个假多晶硅栅极，位于该基板的该密封环区之上，位于密封环区内的所述多个假多晶硅栅极占据了该密封环区的总表面区域约15-80％；一层间介电物，设置于该密封环区内的相邻假多晶硅栅极之间；以及一密封环结构，设置于该密封环区内的所述多个假多晶硅栅极之上。

于又一实施例中，本发明提供了一种半导体装置的制造方法，包括：

提供一基板，具有一密封环区与一电路区；形成多个假栅极于该基板的该密封环区之上；以及形成一密封环结构于该密封环区内的所述多个假栅极之上。

本发明可大体减少或消除密封环区内的碟化效应。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附的附图，作详细说明如下：

附图说明

图1为一流程图，显示了依据本发明的一实施例的具有位于假栅极上的密封环结构的半导体装置的制造方法；

图2为一剖面图，显示了依据本发明一实施例的一半导体元件于依据图1所示方法的制作中的一阶段的情形；

图3为一俯视图，显示了依据本发明的多个实施例的具有一密封环结构的一集成电路裸片；

图4A-图4C为一系列剖面图与俯视图，分别显示了依据本发明的一实施例的具有位于密封环区内的假栅极的半导体装置；

图5A-图5B为一系列俯视图，显示了依据本发明另一实施例的位于密封环区内的假栅极；

图6A-图6B为一系列俯视图，显示了依据本发明另一实施例的位于密封环区内的假栅极；

图7A-图7B为一系列俯视图，显示了依据本发明另一实施例的位于密封环区内的假栅极。

其中，附图标记说明如下：

100～方法；

102、104、106、108、110～步骤；

200～半导体装置；

202～半导体基板；

204～隔离结构；