[发明专利]一种基于带权重延迟链的数字50%占空比调节电路

说明书

技术领域

本发明用于集成电路设计领域，用于将占空比偏离50%的时钟信号调整至50%占空比。具体涉及一种带权重延迟链，可以更快更精确的将时钟信号的占空比调节至50%。

背景技术

某些集成电路对时钟的占空比有较高的要求，要求占空比接近50%，但锁相环等时钟产生电路所生成的时钟信号的占空比往往不能精确等于50%，或者时钟信号经过不对称时钟Buffer后导致占空比偏离50%，这样便需要专门的占空比调节电路将时钟信号的占空比调节至50%附近。

占空比调节电路主要分为两大类，一类是模拟的调节方式，一类是数字的调节方式。模拟方式的占空比调节电路精度高，但是模拟的实现方式基本上都含有电荷泵和滤波电容，所以模拟调节方式具有调节时间慢、版图面积大等缺点。数字的调节方式和模拟的调节方式相比，调节时间大大缩短，具有快速响应的特点，同时由于数字调节方式不需要较大的滤波电容，版图面积比模拟调节方式要小。但目前的数字占空比调节电路的调节精度和调节范围存在折中问题，很难同时满足。本发明公开的基于带权重延迟链技术的占空比调节电路可以在保持高调节精度的前提下达到宽的调节范围。

发明内容

数字占空比调节电路的调节精度取决于延迟链的最小可调节单元，调节能力取决于延迟链的最大可调节范围，但目前的数字占空比调节电路的延迟链都是采取等步长调节方式，即N个相同的最小可调节单元串联，如果要提高调节精度，则必须将最小可调节单元做小，这便影响了最大可调节范围，如果将最大可调节范围做大，则必然会影响调节精度。

为解决上述问题，本发明公开了一种基于带权重延迟链的数字占空比调节电路，本发明的主要特点在于：

1、利用带权重的延迟链可以兼顾调节范围和调节精度两个性能指标；

2、可以更速的达到输出时钟50%占空比的锁定状态。

附图说明

图1 基于带权重延迟链的快速高精度数字50%占空比调节电路总体结构图；

图2 本发明的调节波形示意图；

图3 带权重延迟链示意图；

图4 使用本发明公开的占空比调节波形结果图。

具体实施方式

以下结合附图，详细说明发明公开的一种基于带权重延迟链的快速高精度数字50%占空比调节电路的结构和工作过程。

如图1所示，本发明公开的一种基于带权重延迟链的快速高精度数字50%占空比调节电路主要包含一个二分频器、两个带权重延迟链、一个异或门、一个Buffer、一个D触发器、一个锁定检测逻辑单元和一个双向计数器，输入时钟ck_in连接到二分频器的in端、锁定检测逻辑的clk端和双向计数器的clk端，二分频器的out端分别连接到异或门的一个输入端和带权重延迟链1的in端，带权重延迟链1的out端连接到异或门的另一输入端，异或门的输出端连接到Buffer的输入端，Buffer的输出端为输出信号ck_out，ck_out连接到带权重延迟链2的in端和D触发器的D端，带权重延迟链2的out端连接到D触发器的clk端，D触发器的Q端连接到锁定检测逻辑的in端和双向计数器的“”端，锁定检测逻辑的out端连接到双向计数器的EN端，双向计数器的out端连接到带权重延迟链1和带权重延迟链2的ctrl[0:n]端。

电路的具体工作过程如下：如图2所示，偏离50%占空比的输入时钟ck_in经过二分频器分频后输出频率减半、占空比为50%的信号c₁，c₁经过带权重延迟链1延时输出c_1d，c₁和c_1d两个信号经过异或操作生成c₂，如果c_1d和c₁相比被延迟了1/4个时钟周期，即1/2个ck_in周期，则经过异或操作得到的c₂信号具有和ck_in相同的频率，且占空比为50%，c₂经过Buffer驱动得到最终的输出信号ck_out。