[发明专利]适用于各种4×4插值滤波器的实时图像缩放引擎

权利要求书

1.一种适用于各种4×4插值滤波器的实时图像缩放引擎，其特征在于，它包括：第一行存储器、第二行存储器、行插值滤波器、场插值滤波器、输入模式检测器、时钟模块、源时钟控制模块、目标时钟控制模块、四个行缩放选择器和三个场缩放选择器。其中，所述第一行缩放选择器与第一行存储器相连；第一行存储器分别与源时钟控制模块和目标时钟控制模块相连；第一行缩放选择器、第一场缩放选择器和第二行存储器依次相连；第二行存储器分别与目标时钟控制模块和第二场缩放选择器相连；第二行缩放选择器分别与源时钟控制模块和目标时钟控制模块相连；输入模式检测器分别与源时钟控制模块、目标时钟控制模块和时钟模块相连；时钟模块与目标时钟控制模块相连；源时钟控制模块分别与第三行缩放选择器和第三场缩放选择器相连；目标时钟控制模块分别与第三行缩放选择器和第三场缩放选择器相连；第三行缩放选择器与行插值滤波器相连；行插值滤波器分别与第四行缩放选择器和第二行缩放选择器相连；第三场缩放选择器与场插值滤波器相连；场插值滤波器分别与第二场缩放选择器和第一场缩放选择器相连；第二场缩放选择器分别与第四行缩放选择器和第一行缩放选择器相连。

2.根据权利要求1所述实时图像缩放引擎，其特征在于，所述源时钟控制模块包括：行插值数据并行输出模块、行内插偏移量累加器、像素计数器、行存储器写控制模块、行数计数器、场内插偏移量累加器、行存储器读控制模块、场差值数据并行输出模块。其中，所述行内插偏移量累加器和像素计数器分别与行存储器写控制模块相连；场内插偏移量累加器分别与行存储器读控制模块和场插值数据并行输出模块相连；行数计数器与行存储器读控制模块相连。

3.根据权利要求1所述实时图像缩放引擎，其特征在于，所述目标时钟控制模块包括：行插值数据并行输出模块、行内插偏移量累加器、场内插偏移量累加器、行存储器读控制模块、场插值数据并行输出模块。其连接关系如下：行内插偏移量累加器与行存储器读控制模块相连；场内插偏移量累加器与场插值数据并行输出模块相连。

4.根据权利要求2和3所述实时图像缩放引擎，其特征在于，所述行插值数据并行输出模块由四个D触发器依次相连组成。