[发明专利]适用于各种4×4插值滤波器的实时图像缩放引擎

说明书

技术领域

本发明涉及图像后处理技术，尤其涉及一种适用于各种4×4插值滤波器的实时图像缩放引擎。

背景技术

近年来，点阵驱动的平板显示器件迅速普及，逐渐成为主流显示设备。平板显示器件的共同特点是每个像素的亮度和色度信息和屏幕上相应的像素点对应，所以其输出的格式(幅宽比、解析度)是固定的。平板显示屏的工作原理决定了它只支持所谓的真实分辨率，平板显示设备只有在真实分辨率下才能呈现最佳的影像效果。但是，在实际环境中，作为显示设备的输入信号不可能仅仅是一种采样率格式，而可能是从PAL制(720×576i)、NTSC(720×480i)制的标准清晰度视频(SDTV)信号到高清晰度视频(HDTV)信号(720p、1080i、1080p)、亦或者从VGA(640×480)到QXGA(2048×1536)格式。为了能够正确显示图像，需要将输入信号源的采样率重建为各种不同的显示器件所能兼容的格式。这就需要对信号进行缩小或放大，将图像信号变为平板显示屏所支持的分辨率，同时要保证信号的显示质量。

图像缩放是数字视频处理中的关键技术之一。目前比较常用的插值方法有：最邻近插值、双线性插值、双三次卷积、双三次样条、多项式抛物线等。前两种是四点(2×2)插值算法硬件实现较为简单在早期的图像缩放硬件中较为常见，后三种则至少需要16(4×4)个点进行插值运算，其中双三次卷积和多项抛物线算法是当前主流后处理芯片中的图像缩放引擎常用的插值算法。

目前的图像缩放引擎在数据缓存上，多采用先入先出的FIFO结构。该结构顺序写入顺序写出，无需额外的控制模块。但是，由于图像放大和图像缩小的过程对于数据缓存的读写存在巨大差异：图像放大时，可能对于同一组数据需要多次读取；图像缩小时，可能会跳过某些数据不读。因此，对于图像缩小和图像放大的情况，多数缩放引擎需要采用不同的电路结构以及较大的数据缓存器进行处理，而且无法实现行方向和场方向的独立缩放。但是，在数据存储上采用双端口SRAM结构，并外加对SRAM读写指针的控制模块，就可以灵活控制缓存数据的读写，从而解决上述问题。以增加有限的控制模块和多路选择器为代价，使用同一套的电路结构处理图像缩小和图像放大过程，可以有效的节约硬件资源和制造成本。

发明内容

本发明的目的是针对现有技术的不足，提供一种适用于各种4×4插值滤波器的实时图像缩放引擎。

本发明的目的是通过以下技术方案来实现的：一种适用于各种4×4插值滤波器的实时图像缩放引擎，它包括：第一行存储器、第二行存储器、行插值滤波器、场插值滤波器、输入模式检测器、时钟模块、源时钟控制模块、目标时钟控制模块、四个行缩放选择器和三个场缩放选择器。其中，所述第一行缩放选择器与第一行存储器相连；第一行存储器分别与源时钟控制模块和目标时钟控制模块相连；第一行缩放选择器、第一场缩放选择器和第二行存储器依次相连；第二行存储器分别与目标时钟控制模块和第二场缩放选择器相连；第二行缩放选择器分别与源时钟控制模块和目标时钟控制模块相连；输入模式检测器分别与源时钟控制模块、目标时钟控制模块和时钟模块相连；时钟模块与目标时钟控制模块相连；源时钟控制模块分别与第三行缩放选择器和第三场缩放选择器相连；目标时钟控制模块分别与第三行缩放选择器和第三场缩放选择器相连；第三行缩放选择器与行插值滤波器相连；行插值滤波器分别与第四行缩放选择器和第二行缩放选择器相连；第三场缩放选择器与场插值滤波器相连；场插值滤波器分别与第二场缩放选择器和第一场缩放选择器相连；第二场缩放选择器分别与第四行缩放选择器和第一行缩放选择器相连。

本发明的有益效果是：采用双端口SRAM结构作为行存储器，通过源时钟控制模块和目标时钟控制模块对行存储器上数据的读写进行控制，从而满足图像在行方向和场方向上各自独立的缩放对于所需的数据在读写上的要求。同时，本发明采用多个多路选择器(MUX)针对行方向、场方向上缩小或者放大的情况的不同，控制数据通路，从而最大限度的复用了架构内的功能模块，有效节省硬件资源和制造成本。

附图说明

图1为4×4插值算法在一维方向的4点通用插值模型；

图2为适用于各种4×4插值滤波器的实时图像缩放引擎的总体架构；

图3为源时钟控制模块的内部结构；

图4为目标时钟控制模块的内部结构；

图5为行插值数据并行输出模块内部结构；

图6(a)为行方向放大、场方向放大时的数据流图；

图6(b)为行方向放大、场方向缩小时的数据流图；

图6(c)为行方向缩小、场方向放大时的数据流图；