[发明专利]一种镧基高介电常数薄膜的制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，具体涉及一种镧基高介电常数薄膜的制备方法。

背景技术

随着金属-氧化物-半导体场效应晶体管(MOSFETs)特征尺寸的不断缩小, 绝缘栅介质层也按照等比例缩小的原则变得越来越薄，当栅介质层薄到一定程度后,其可靠性问题,尤其是与时间相关的击穿及栅电极中的杂质向衬底的扩散等问题,将严重影响器件的性能、稳定性和可靠性。现在，在CMOS集成电路工艺中广泛采用高介电常数（高k）栅介质来代替SiO₂作为栅介质材料，从而能够在保持等效氧化层厚度(EOT)不变的条件下增加栅介质层的物理厚度，有效减小栅极泄漏电流。

目前，在制备高介电常数材料薄膜的技术中，原子层淀积（ALD）是公认最优异的制备方法。原子层淀积是一种在经过表面活性处理的衬底上利用表面饱和反应，对温度和反应物通量不太敏感的淀积方法，采用原子层淀积工艺制备薄膜的流程如图1所示。在原子层淀积过程中，新一层原子膜的化学反应是直接与前一层相关联的，这种方式使每次反应只淀积一层原子，通过控制反应周期的数量就可以精准控制薄膜的厚度。相对于传统的淀积工艺而言，原子层淀积方法在薄膜的均匀性、阶梯覆盖率以及厚度控制等方面都具有明显的优势。

氧化镧（La₂O₃）作为一种备选的高k栅介质材料，它具有高的介电常数（相对介电常数约为30）、稳定的化学性质以及足够的能带差等优点。但是，采用水作为原子层淀积氧化反应前躯体来生长La₂O₃不易进行，寻找合适的原子层淀积反应前躯体和设计合适的原子层淀积工艺成为制备高质量的镧基高介电常数薄膜的关键。

发明内容

本发明的目的在于提出一种采用合适的原子层淀积反应前躯体和合适的原子层淀积工艺，制备镧基高介电常数薄膜方法，以得到高质量的镧基高介电常数薄膜。

本发明提出的镧基高介电常数薄膜的制备方法，是采用双氧水作为氧化反应前躯体的原子层淀积氧化镧薄膜的方法，具体步骤为：

将清洗后的半导体衬底装入原子层淀积反应腔；

将原子层淀积反应腔内的温度升至300-450℃；

将原子层淀积反应腔内的压强升至0.5-5torr；

进行多个周期的原子层淀积氧化镧薄膜工艺，形成所需厚度的氧化镧薄膜。

进一步地，所述的半导体衬底为Si、Ge、Ge_xSi_1-x、GaAs等半导体材料。所述的原子层淀积氧化镧薄膜工艺的一个周期包括：

将加热固态反应前躯体La(thd)₃挥发出的气体以脉冲形式引入原子层淀积反应腔，脉冲时间为2-10秒；

将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的金属有机前驱体和副产物，脉冲时间为2-30秒；

将双氧水蒸气以脉冲形式引入原子层淀积反应腔，脉冲时间为2-10秒；

将非活性气体以脉冲形式引入原子层淀积反应腔，清除原子层淀积反应腔中未反应的双氧水蒸气和副产物，脉冲时间为2-30秒。

更进一步地，所述的非活性气体为氮气、氩气或者为氦气。

纯氧化镧具有热稳定性差、易吸水性等缺点，不能满足集成电路栅介质的使用需求，因此本发明还提出了一种镧基高介电常数混合薄膜的制备的方法，来实现基于镧基栅介质薄膜器件的特性优化，所述的镧基高介电常数混合薄膜的制备的方法，就是在上述原子层淀积形成氧化镧薄膜后，继续进行多个周期的原子层淀积高介电常数材料薄膜工艺，形成所需厚度的高介电常数材料薄膜。具体来说就是：

将清洗后的半导体衬底装入原子层淀积反应腔；

将原子层淀积反应腔加热至工艺所需温度；

将原子层淀积反应腔升至工艺所需压强；

进行多个周期的原子层淀积氧化镧薄膜工艺，形成所需厚度的氧化镧薄膜；

（上述步骤的工艺条件同上）

然后，继续进行多个周期的原子层淀积高介电常数材料薄膜工艺，形成所需厚度的高介电常数材料薄膜。

这里，所述进行多个周期的原子层淀积高介电常数材料薄膜工艺，其步骤和条件，与进行多个周期的原子层淀积氧化镧薄膜工艺相同。不过，这里的固态反应前躯体为所述高介电常数材料的前躯体。