[发明专利]低漏电及数据保持电路

权利要求书

1.一种数据保持电路装置，该装置包括：

输入/输出基垫单元，包括具有输入端和输出端的电平移位器电路；

输出锁存电路，包括至少两个连接至该电平移位器电路的输出端的晶体管，并配置为基于所述输入端的状态来保持该电平移位器电路的状态；以及

漏电优化电路，配置为与该输出锁存电路的状态保持相协同地降低漏电功率。

2.如权利要求1所述的装置，其中该输入/输出基垫单元配置为与芯片中心逻辑电路接口连接。

3.如权利要求1所述的装置，其中所述电平移位器电路输入端配置为将薄栅极器件容纳于输入级中。

4.如权利要求1所述的装置，其中所述电平移位器电路输入端包括至少两个耗尽型晶体管。

5.如权利要求4所述的装置，其中所述至少两个耗尽型晶体管配置为允许电压比率增大。

6.一种用于控制集成电路内功耗的系统，该系统包括：

包括第一电路的功率岛，该第一电路配置为：

接收输入信号；

接收保持信号；

处理所述输入信号；

在具有低漏电的休眠状态中保持数据；以及

基于该保持信号保持该数据；

休眠晶体管，连接至该第一电路，该休眠晶体管配置为：

接收负电压休眠信号；以及

减少该休眠状态中该第一电路的功耗，其中该第一电路基于该休眠信号而具有低漏电，同时保持该数据。

7.如权利要求6所述的系统，还包括连接至该功率岛的功率岛管理器，该功率岛与该集成电路的一描绘的分割相关联。

8.如权利要求7所述的系统，其中该功率岛管理器配置为调整该功率岛内的电压，以控制该功率岛的功耗。 

9.如权利要求7所述的系统，其中该第一电路还配置为响应接收自该功率岛管理器的控制信号来解除该休眠状态。

10.如权利要求9所述的系统，其中该功率岛管理器还包括寄存器和数据保持状态机，该数据保持状态机配置为对写入至该寄存器计时，其中写入至该寄存器控制该功率岛的休眠模式。

11.如权利要求10所述的系统，其中由该数据保持状态机将时钟信号序列的频率写入至该寄存器。

12.一种集成电路中的存储单元，该集成电路具有功率管理器、Vdd正电源端和Vss接地电源端，所述两个电源端与该存储单元电连通，该存储单元包括：

休眠晶体管，串联地各自电连接到所述电源端之一，所述休眠晶体管适于在掉电模式下由该功率管理器关断；以及

源极跟随器晶体管，在该存储单元的在所述掉电模式下保持二进制数据的部分中与所述休眠晶体管并联；

由此，所述存储单元存储所述二进制数据。

13.如权利要求12所述的存储单元，其中所述电源端之一是Vss接地端，并且所述休眠晶体管是n沟道晶体管。

14.如权利要求13所述的存储单元，其中所述源极跟随器晶体管是p沟道晶体管，其栅极连接到Vss。

15.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收Vdd的电压。

16.如权利要求13所述的存储单元，其中在所述掉电模式下，所述休眠晶体管适于从该功率管理器接收低于Vss的电压。

17.如权利要求13所述的存储单元，其中在所述掉电模式之外的另一模式下，所述休眠晶体管适于从该功率管理器接收大于Vdd的电压。

18.如权利要求12所述的存储单元，其中该存储单元是触发器，并且其中所述触发器的在所述掉电模式下保持所述二进制数据的部分包括所述触发器的从锁存部分。