[发明专利]低漏电及数据保持电路

说明书

本申请是申请号为200580005487.1、申请日为2005年1月20日、发明名称为“低漏电及数据保持电路”的发明专利申请的分案申请。

相关申请的交叉参考

本申请要求申请日为2004年2月19日的美国临时专利申请No.60/546,574“集成电路中的电源管理和功耗节约”的优先权，在此引入其内容作为参考。本申请同时要求申请日为2004年7月9目的美国临时专利申请No.60/586,565“用于集成电路中的I/O功率岛管理及漏电控制的系统和方法”的优先权，在此引入其内容作为参考。

技术领域

本发明一般地涉及集成电路，更具体地涉及低漏电及数据保持电路。

背景技术

大多数集成电路具有减少总功耗的设计目标。由集成电路消耗的总功率包括动态功耗以及静态(standby)漏电流消耗。设计集成电路时的难点在于，在保持集成电路性能及成本目标的同时减少动态功率以及漏电功率。

在互补型金属氧化物半导体(CMOS)中，会发生各种类型的漏电，例如，PN结反向偏置电流、亚阈值漏电(subthreshold leakage)、氧化物隧道电流、热载流子注入造成的栅电流、栅极引发的漏极漏电、以及沟道穿通电流(channel punchthrough current)。当为了更高的性能而减小CMOS晶体管的阈值电压时，CMOS电路的总功耗中漏电功率显著。

有两种途径减少CMOS电路的漏电功率。第一种途径为工艺级别的技术，其控制晶体管的掺杂分布。另一种途径为电路级别的技术，其中不同的装置端子(terminal)例如漏极、源极、栅极以及衬底(body)的电压得到控制。以下将讨论一些电路级别的技术。

一种电路级别的技术为堆叠晶体管，又称作自反向偏置(self-reversebias)。当一堆串联连接的晶体管中一个以上的晶体管截止时，亚阈值漏电流减小。这种晶体管堆叠的一个问题在于漏电流仅能减小三分之一。

另一种电路级别的技术为多阈值电压设计。同一芯片上设置高阈值晶体管和低阈值晶体管来处理漏电问题。高阈值晶体管抑制亚阈值漏电流，低阈值晶体管用于获得高性能。多阈值设计的一个问题在于工艺复杂度和成本增加。

另一种电路级别的技术为多衬底偏置(multiple body bias)，其中改变衬底电压(body voltage)来调整阈值电压。如果对不同的NMOS晶体管施加不同的衬底偏置，则晶体管不能共用同一个阱，这就要求采用三阱(triplewell)技术。其问题在于阱偏置占用了很多的芯片面积，并且对于每一个单元(cell)都需要额外的电源。这种技术还增加了工艺复杂度，并且对漏电的减少不是最佳。

另一种减少漏电的技术为休眠晶体管(sleep transistor)。图1示出现有技术的包括休眠晶体管的电路。对于NMOS休眠晶体管，一个或多个NMOS晶体管添加至逻辑门，与单元晶体管串联连接至VSS。NMOS休眠晶体管用作开关，以导通及截止该逻辑门。图1中，在正常的单元操作期间，休眠晶体管130导通(门限为VDD)。当单元空闲时，休眠晶体管130截止(门限为VSS)以减少该单元的漏电流。休眠晶体管也可以是PMOS晶体管。休眠晶体管的一个问题在于如果整个逻辑电路(logic)具有多个休眠晶体管，则该逻辑电路将丢失它们的状态信息。

发明内容

本发明通过提供用于低漏电及数据保持电路的系统和方法来解决上述问题。一种集成电路，包括第一电路和休眠晶体管电路。该第一电路接收输入信号并处理所述输入信号。并且，该第一电路在具有低漏电的休眠状态中保持数据。该休眠晶体管电路连接至该第一电路并接收具有负电压的休眠信号。当在第一电路中保持数据时，休眠电路基于休眠信号减少处于休眠状态的第一电路的功耗，以具有低漏电。

在一些实施例中，休眠信号指示上电(power up)状态，并且休眠晶体管基于该休眠信号给第一电路上电。在一些实施例中，第一电路接收保持信号并基于该保持信号保持数据。在一些实施例中，第一电路包括主锁存器(master latch)电路以及从锁存器(slave latch)电路，其在掉电状态下保持数据。

附图说明

图1示出现有技术的包括休眠晶体管的电路；

图2示出本发明典型实施例的具有电源的集成电路；

图3示出本发明典型实施例的具有隔离门(isolation gate)和D触发器(D flip-flop)的功率岛管理器；

图4示出本发明典型实施例的功率岛管理器；