[发明专利]射频工艺中射频隔离度的表征方法

说明书

技术领域

本发明涉及一种半导体器件的射频测试图形的设计方法，特别是涉及一种射频工艺中射频隔离度的表征方法。

背景技术

越来越多的SOC(System-on-Chip，系统级芯片)电路在RF CMOS(射频互补金属氧化物半导体)和SiGe BiCMOS(硅锗双极互补金属氧化物半导体)工艺平台上得以实现。

然而，由于硅衬底的隔离度较差的原因，SOC电路中射频和数字部分存在较严重的衬底噪声串扰。而目前，评价工艺隔离度的方法一般采用测试漏电流等方法，难以精确地表征射频隔离度。

发明内容

本发明要解决的技术问题是提供一种射频工艺中射频隔离度的表征方法。该方法能精确地表征基于射频工艺的射频隔离度。

为解决上述技术问题，本发明的射频工艺中射频隔离度的表征方法，包括步骤：

(1)设计表征射频隔离度的测试图形(即表征结构)时，设计两个分别位于SOC电路数字区域和射频区域的射频信号发送端口及接受端口；

其中，射频信号发送端口及接受端口的边长在一定尺寸范围内可以变化，如边长可以为10μm～30μm；

(2)在射频信号发送端口周围再设计一圈隔离环；

其中，隔离环的宽度、隔离环到射频信号发送端口及接受端口的距离在一定尺寸范围内可以变化，如这些范围可以为：设计规则允许的最小尺寸≤隔离环的宽度≤10μm；设计规则允许的最小尺寸≤隔离环到射频信号发送端口的距离≤50μm；设计规则允许的最小尺寸≤隔离环到射频信号接受端口的距离≤50μm；

(3)在完成步骤(1)和步骤(2)设计后的测试图形基础上，再分别设计三组版图结构，包括：用于射频测试的连线结构、以及用于射频去嵌的“开路”和“直通”结构；

其中，射频信号发送端口及接受端口通过接触孔和金属布线与射频测试的连线结构相连接；

(4)进行S参数(散射参数)测试或者射频功率的输入功率(Pin)输出功率(Pout)测试，得到射频隔离度。

其中，S参数的测试可利用矢量网络分析仪进行测试；射频功率的输入功率输出功率测试可利用射频信号发生器和频谱分析仪进行测试。

射频隔离度的计算公式为：射频隔离度(以dB为单位)＝20×log10(|S21|)＝输出功率(Pout，以dBm为单位)-输入功率(Pin，以dBm为单位)，S21为四个S参数(S11、S12、S21、S22)中的从射频信号发送端口到接受端口的射频传输系数。S11是射频信号发送端口的反射系数，S22是射频信号接受端口的反射系数，S12是从射频信号接受端口到发送端口的反向射频传输系数。

本发明适用于SOC电路实现的各种工艺平台，不仅能全面地表征工艺的射频隔离度，而且有助于SOC电路有关衬底噪声串扰的优化设计。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明的表征射频隔离度的测试图形结构示意图；

图2是本发明的用于射频测试的连线结构示意图；

图3是本发明的用于射频去嵌的“开路”结构示意图；

图4是本发明的用于射频去嵌的“直通”结构示意图。

具体实施方式

本实施例中的射频工艺中射频隔离度的表征方法，包括步骤：

(1)首先，如图1所示，设计表征射频隔离度的测试图形(即表征结构)时，设计两个分别位于SOC电路数字区域和射频区域的射频信号发送端口及接受端口。射频信号发送端口及接受端口都为正方形，其边长a的范围为10μm～30μm。

以SiGe BiCMOS工艺为例，射频信号发送端口可以位于NMOS(N型金属氧化物半导体)场效应管的衬底引出端，而射频信号接受端口可以位于SiGe HBT(硅锗异质结双极晶体管)的集电极引出端，射频信号发送端口及接受端口的边长a为10μm～30μm。

(2)同时，如图1所示，在射频信号发送端口周围设计一圈隔离环。

以SiGe BiCMOS工艺为例，隔离环以deep-trench(深槽)工艺来实现。隔离环的宽度b、隔离环到射频信号发送端口的距离c、隔离环到射频信号接受端口的距离d的范围如下：

设计规则允许的最小尺寸(1.2μm)≤b≤10μm；

设计规则允许的最小尺寸(0.5μm)≤c≤50μm；

设计规则允许的最小尺寸(0.5μm)≤d≤50μm。