[发明专利]一种基于状态保存机制的抗单粒子锁存结构

权利要求书

1. 一种基于状态保存机制的抗单粒子锁存结构，其特征是：包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当所述外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当所述外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号。

2.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述信号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括至少两个反相器。

3.根据权利要求2所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接地；MOS管P41与MOS管N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后形成延时信号输入端，MOS管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组反相器延时电路内前一反相器的延时信号输出端与后一反相器的延时信号输入端相连。

4.根据权利要求1所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述抗单粒子锁存电路包括第一状态保持电路、第二状态保持电路、第三状态保持电路及第四状态保持电路；第一状态保持电路包括MOS管P1、MOS管P2、MOS管N1及MOS管N2；所述MOS管P1的源极端与电源VDD相连，MOS管P1的漏极端与MOS管P2的源极端相连；MOS管P2的漏极端与MOS管N1的漏极端相连，并形成第一节点（1）；MOS管N1的源极端与MOS管N2的漏极端相连，MOS管N2的源极端接地；MOS管P1的栅极端与MOS管N1的栅极端相连，MOS管P2的栅极端与MOS管N2的栅极端相连；所述第二状态保持电路包括MOS管P3、MOS管P4、MOS管N3及MOS管N4；MOS管P3的源极端与电源VDD相连，MOS管P3的漏极端与MOS管P4的源极端相连；MOS管P4的漏极端与MOS管N3的漏极端相连，并形成第二节点（2）；MOS管N3的源极端与MOS管N4的漏极端相连，MOS管N4的源极端接地；MOS管P3与MOS管N3的栅极端相连，MOS管P4与MOS管N4的栅极端相连；所述第三状态保持电路包括MOS管P5、MOS管P6、MOS管N5及MOS管N6；所述MOS管P5的源极端与电源VDD相连，MOS管P5的漏极端与MOS管P6的源极端相连；MOS管P6的漏极端与MOS管N5的漏极端相连，并形成第三节点（3）；MOS管N5的源极端与MOS管N6的漏极端相连，所述MOS管N6的源极端接地；所述第四状态保持电路包括MOS管P7、MOS管P8、MOS管N7及MOS管N8；所述MOS管P7的源极端与电源VDD相连，MOS管P7的漏极端与MOS管P8的源极端相连；MOS管P8与MOS管N7的漏极端相连，并形成第四节点（4）；MOS管N7的源极端与MOS管N8的漏极端相连，MOS管N8的源极端接地；所述第四节点（4）同时与MOS管P1的栅极端、MOS管N1的栅极端、MOS管P6的栅极端及MOS管N6的栅极端相连，并形成数据输出端（7）；第三节点（3）同时与MOS管P8的栅极端、MOS管N8的栅极端、MOS管P3的栅极端及MOS管N3的栅极端相连；第二节点（2）同时与MOS管P5的栅极端、MOS管N5的栅极端、MOS管N2的栅极端及MOS管P2的栅极端相连；第一节点（1）同时与MOS管P4的栅极端、MOS管N4的栅极端、MOS管P7的栅极端及MOS管N7的栅极端相连；MOS管P1的栅极端与MOS管N1的栅极端对应相连的端部形成第一锁存电路输入端（61），MOS管P2的栅极端与MOS管N2的栅极端对应相连的端部形成第二锁存电路输入端（62）。

5.根据权利要求4所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述第二锁存电路输入端与信号延时电路的输出端相连，所述信号延时电路的输入端与数据输入端（6）相连，所述数据输入端（6）还与第一锁存电路输入端相连。

6.根据权利要求5所述的基于状态保存机制的抗单粒子锁存结构，其特征是：所述数据输入端（6）与MOS管N10、MOS管N9的源极端相连，所述MOS管N10的漏极端与信号延时电路的输入端相连，MOS管N9的漏极端与第一锁存电路输入端相连；MOS管N10与MOS管N9的栅极端均与控制信号输入端（5）相连。