[发明专利]一种基于状态保存机制的抗单粒子锁存结构

说明书

技术领域

 本发明涉及一种抗单粒子锁存结构，尤其是一种基于状态保存机制的抗单粒子锁存结构，具体地说是一种既能抗单粒子翻转又能防止单粒子扰动的锁存结构。

背景技术

电子器件在太空中工作时，会受到高能质子、高能中子及宇宙中重粒子的撞击。撞击本身，以及撞击产生的次级粒子，都会在体硅上电离电子-空穴对；当电离积累的电荷数量达到一定量级时，会对电路状态产生扰动。如：存储类单元的位翻转、组合逻辑中的瞬态脉冲等，这些效应常被称为单粒子效应。单粒子效应可以分为：单粒子闩锁（SEL），单粒子翻转（SEU），单粒子瞬态扰动（SET），单粒子烧毁（SEB），单粒子栅穿（SEGR）等。 

在大尺寸工艺条件下，单粒子效应对电路的影响主要表现为SEU效应，主要影响带存储结构的电路。针对SEU效应加固的方法较多，其中利用反馈管恢复的DICE（双互锁单元技术）结构最为流行。而对于SET效应，在大尺寸条件下，由于电路的负载较大，很难产生足够幅度和时间跨度的SET脉冲。所以，大尺寸条件下，SET效应往往是被忽略的。

随着工艺尺寸的不断减小，电源电压不断降低，电路的工作频率越来越高，受单粒子扰动的节点噪声容限降低。所以，单粒子效应产生的瞬态脉冲在电路中传播时很难被衰减。同时，随着工作频率的增加，由SET效应引起的错误数量也随之增加。并且错误数量远远超过SEU的数量，成为导致系统出现错误的主要来源。对于锁存结构而言，在深亚微米工艺条件下，只对SEU效应进行加固显得远远不够。

目前国际上流行利用延时滤波器加上DICE结构完成对锁存结构的SET加固。此方法的局限性在于：利用单独的延时滤波器会增加系统时序的开销。而且，对于抗单粒子DICE结构而言，每次受单粒子效应影响后，必有一个相邻的节点与之同时受到干扰。当扰动结束后，通过反馈管，将受干扰节点的状态重新恢复到扰动前的状态。这一反馈恢复的过程也需要一定的时间。同时，如果在此恢复过程中，系统有数据输出的请求，也会产生错误的数据输出。所以，整个延时滤波器加DICE的抗单粒子结构不但对系统时序开销较大，同时也伴随着输出错误数据的可能性，限制了芯片在高频情况下的使用。

另一种流行的加固方法是利用三模冗余的方法，同一电路被一式三份，并通过多数表决器决定最终的输出结果。三模冗余加多数表决器的结构可以完全消除单粒子效应对电路的影响，但是会在面积和功耗上带来多达3.5倍的额外开销。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于状态保存机制的抗单粒子锁存结构，其提高了电路受单粒子扰动后恢复的速度，能够抵御SEU效应和SET效应对电路的干扰，电路结构简单，减小了占用面积，降低了功耗，提高了系统的可靠性。

按照本发明提供的技术方案，所述基于状态保存机制的抗单粒子锁存结构，包括信号延时电路及与所述信号延时电路相连的抗单粒子锁存电路；所述信号延伸电路用于将输入信号延时后输出，所述信号延时电路的延时时间大于单粒子瞬态扰动产生的最大脉冲宽度；所述抗单粒子锁存电路同时接收并比较外部输入信号及所述外部输入信号经过信号延时电路输出的外部输入延时信号，当所述外部输入信号与外部输入延时信号相同时，抗单粒子锁存电路根据外部输入信号的状态输出并锁存相应的状态信号；当所述外部输入信号与外部输入延时信号不同时，抗单粒子锁存电路输出前一时刻抗单粒子锁存电路锁存的状态信号。

所述信号延时电路包括至少一组反相器延时电路，所述每组反相器延时电路包括至少两个反相器。所述反相器包括MOS管P41及MOS管N41，所述MOS管P41的源极端与电源VDD相连，MOS管P41的漏极端与MOS管N41的漏极端相连，所述MOS管N41的源极端接地；MOS管P41与MOS管N41的栅极端相连；所述MOS管P41与MOS管N41的栅极端相连后形成延时信号输入端，MOS管P41与MOS管N41的漏极端相连后形成延时信号输出端；每组反相器延时电路内前一反相器的延时信号输出端与后一反相器的延时信号输入端相连。