[发明专利]半导体器件的形成方法有效
申请号: | 201010565095.3 | 申请日: | 2010-11-29 |
公开(公告)号: | CN102479715A | 公开(公告)日: | 2012-05-30 |
发明(设计)人: | 张海洋;沈满华;孙武 | 申请(专利权)人: | 中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/311 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 骆苏华 |
地址: | 100176 北京市*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 半导体器件 形成 方法 | ||
技术领域
本发明涉及半导体制造技术,尤其涉及一种半导体器件的形成方法。
背景技术
由于应力可以改变硅材料的能隙和载流子迁移率,因此通过应力来提高MOS晶体管的性能成为越来越常用的手段。通过适当控制应力,可以提高载流子(NMOS晶体管中的电子,PMOS晶体管中的空穴)迁移率,也就提高了驱动电流,因而应力可以极大地提高MOS晶体管的性能。
现有技术中,双应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner),在PMOS晶体管上形成压应力衬垫层(compressive stressliner),从而增大了PMOS晶体管和NMOS晶体管的驱动电流,提高了电路的响应速度。据研究,使用双应力衬垫技术的集成电路能够带来24%的速度提升。
此外,在现有的高性能的半导体器件中,还通过嵌入式锗硅(EmbeddedGeSi)技术来提高PMOS晶体管的性能,主要是在需要形成源区和漏区的区域形成锗硅材料,然后再进行掺杂形成PMOS晶体管的源区和漏区。形成锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力,以提高PMOS晶体管的性能。
随着半导体器件的特征尺寸(CD,Critical Dimension)的不断减小,应力记忆技术(SMT,Stress Memorization Technology)得到了广泛的使用。SMT用于提高NMOS晶体管的性能,主要包括:首先在NMOS晶体管上形成张应力层,所述张应力层一般为刚性较强的氮化硅层;之后对所述NMOS晶体管和张应力层进行退火,由于所述张应力层的刚性较强,从而将张应力层中的张应力引入至所述NMOS晶体管的栅电极、源区、漏区和衬底,且所述张应力持续存在,被“记忆”在所述NMOS晶体管的栅电极、源区、漏区和衬底,故此得名;接下来去除所述张应力层,完成应力记忆过程。
但是,现有技术的应力记忆技术会影响NMOS晶体管的性能参数,如阈值电压(threshold voltage)、饱和电流等,尤其是沟道宽度(channel width或devicewidth)较小的NMOS晶体管对应力更为敏感。图1示出了沟道长度为40nm(gate=40nm)的NMOS晶体管在经过应力记忆技术处理后,阈值电压随着沟道宽度的偏移关系曲线,可见,器件的沟道宽度越小,阈值电压的偏移越大,即受应力记忆技术的影响越大。由于在半导体工艺中,半导体基底上往往形成有大量的晶体管,沟道宽度较小的NMOS晶体管对应力的过度敏感会影响器件性能。
发明内容
本发明解决的问题是应力记忆技术对不同沟道宽度的NMOS晶体管的性能参数影响不同,影响器件性能。
为解决上述问题,本发明提供了一种半导体器件的形成方法,包括:
提供半导体基底,所述半导体基底上形成有NMOS晶体管;
形成张应力层,覆盖所述NMOS晶体管;
在所述NMOS晶体管的栅电极上方的张应力层中形成开口;
对所述半导体基底进行退火;
去除所述张应力层。
可选的,所述开口沿所述NMOS晶体管的沟道宽度方向的长度与所述NMOS晶体管的沟道宽度成反比。
可选的,所述开口沿所述NMOS晶体管的沟道宽度方向的长度与(L/W)*L成正比,其中,L为所述NMOS晶体管的沟道长度,W为所述NMOS晶体管的沟道宽度。
可选的,所述开口的深度与所述NMOS晶体管的沟道宽度成反比。
可选的,所述开口的形状可以是矩形或椭圆形。
可选的,所述张应力层的材料为氮化硅。
可选的,所述张应力层的形成方法为等离子增强型化学气相沉积或高密度等离子增强型化学气相沉积。
可选的,所述开口的形成方法为干法刻蚀。
可选的,使用干法刻蚀和/或湿法刻蚀去除所述张应力层。
可选的,所述半导体基底上还形成有PMOS晶体管,所述形成张应力层包括:
形成张应力层,覆盖所述PMOS晶体管和NMOS晶体管;
在所述张应力层上形成光刻胶层并图形化,定义出所述NMOS晶体管的图形;
以所述图形化后的光刻胶层为掩膜进行刻蚀,去除所述PMOS晶体管表面的张应力层。
可选的,所述NMOS晶体管的表面还形成有衬垫层和刻蚀阻挡层,所述张应力层形成于所述刻蚀阻挡层之上。
与现有技术相比,本发明具有以下优点:
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造