[发明专利]半导体器件及其制造方法

说明书

技术领域

下面的描述总体上涉及半导体器件，更具体来讲，涉及功率控制半导体器件和用于制造该功率控制半导体器件的方法。

背景技术

功率控制半导体器件具有如下结构：根据期望特性具有不同制造因素(如有源区中的杂质掺杂浓度、栅绝缘层的厚度等)的多个晶体管被集成到一个衬底中。功率控制半导体器件使用多个扩展漏MOS(EDMOS)晶体管。众所周知，当设计功率控制半导体器件时，应当确保阈值电压VT，同时保持晶体管的期望击穿电压BV。

EDMOS晶体管通常用于高压半导体器件并且具有比双极性晶体管的输入阻抗高的输入阻抗。因此，EDMOS晶体管的功率增益可以相当大，并且可以更简单地实现选通驱动电路。另外，因为EDMOS晶体管是单极性器件，所以不会出现延迟或者防止了延迟，其中延迟是由于在延长的截止期间少数载流子的积聚或复合所导致的。

图1A至图1C示出了传统的功率控制半导体器件。图1A是平面图。图1B是沿着线X-X’截取的图1A所示的传统功率控制半导体器件的剖视图。图1C是沿着线Y-Y’截取的图1A所示的传统功率控制半导体器件的剖视图。在这些图中，作为示例，例示了包括都具有N沟道的EDMOS晶体管的功率控制半导体器件。

参照图1A至图1C，下文将描述传统的功率控制半导体器件。EDMOS晶体管形成在包括第一区和第二区的衬底11的各区域中，其中第二区比第一区具有相对更低的操作电压。本文中，每个EDMOS晶体管都包括形成在衬底11上的P型第一深阱12A或12B和N型第二深阱13A或13B、有源区14A或14B、栅电极21、栅绝缘层20A或20B、N型源区17、P型拾取区(pickup region)18、P型第一杂质区19、N型漏区15和N型第二杂质区16。

有源区14A和14B由形成在衬底11上的器件隔离层22限定，并且具有如下结构，其中P型第一深阱12A和12B分别与N型第二深阱13A和13B形成结。栅电极21在衬底11上方横过P型第一深阱12A或12B和N型第二深阱13A或13B。栅绝缘层20A和20B设置在栅电极21和衬底11之间。N型源区17形成在P型第一深阱12A和12B上方，与栅电极21的一端相邻。P型拾取区18形成在P型第一深阱12A和12B上方，与N型源区17相隔预定距离。P型第一杂质区19形成在P型第一深阱12A和12B上方，包围P型拾取区18。N型漏区15形成在N型第二深阱13A和13B上方，与栅电极21隔开且位于栅电极21的与N型源区17相对的一侧。N型第二杂质区16形成在N型第二深阱13A和13B上方，包围N型漏区15。

这里，由于在制造功率控制半导体器件期间，同时在第一区和第二区中分别形成栅绝缘层20A和栅绝缘层20B，因此分别形成在第一区和第二区中的栅绝缘层20A和20B具有基本上相同的厚度(即，T1＝T2)，以简化用于制造功率控制半导体器件的工艺。因此，仅当形成在第一区中的P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低于P型第一深阱12B和N型第二深阱13B的杂质掺杂浓度时，与形成在第二区中的EDMOS晶体管相比具有更大工作电压的形成在第一区中的EDMOS晶体管才可以确保足够的击穿电压。

当在传统的功率控制半导体器件中形成在第一区中的P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低时，形成在第一区中的EDMOS晶体管的阈值电压值会因P型第一深阱12A和N型第二深阱13A的杂质掺杂浓度低而降低至低于期望阈值电压电平。为了解决这个问题，可以通过附加的掩模工艺或离子注入工艺，将附加的杂质注入到第一区(参见图1B中标记为“A”的部分)中形成的EDMOS晶体管的沟道区C中，以确保阈值电压。当使用这种方法时，用于制造功率控制半导体器件的工艺的工序步骤数量增加，从而造成生产成本提高并且使制造时间延长。这里，EDMOS晶体管的沟道区C可以被定义为衬底11的其中栅电极21与有源区14A中的P型第一深阱12A交叠或者与有源区14B中的P型第一深阱12B交叠的表面区域。也就是说，第一区中的EDMOS晶体管的沟道区C可以被定义为衬底11的与有源区14A的P型第一深阱12A与栅电极21之间的交叠区域对应的表面区域。应当注意的是，沟道区C的宽度可以比栅电极21与P型第一深阱12A之间在衬底11中的整个深度上的整个交叠宽度窄。也就是说，例如，当如图1C所示，形成器件隔离层22以产生P型第一深阱12A的侧壁B，从而在衬底11表面处产生较窄的P型第一深阱12A时，是衬底表面的交叠区域限定了沟道区C。