[发明专利]半导体封装件的制法

说明书

技术领域

本发明涉及一种半导体封装件的制法，特别涉及一种提升芯片的定位精确度的半导体封装件的制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈入多功能、高性能的研发方向。目前用以承载半导体芯片的封装基板包括有打线式封装基板、芯片尺寸封装(CSP)基板及覆晶基板(FCBGA)等，例如：将芯片接置于封装基板上，且在该芯片及封装基板之间适当地设置导电凸块、或金线，使该芯片电性连接至该封装基板上。

而为达成多功能、高工作功率，且为满足半导体封装件高整合度(integration)及微型化(miniaturization)的封装需求，遂发展出嵌埋式封装件，即将芯片埋入基板的封装方式。请参阅图1A至1C，是第2008/0012144号美国专利及第7,189,596号美国专利所揭露的现有晶片级芯片尺寸封装(Wafer Level Chip Scale Package，WLCSP)的半导体封装件的制法。

如图1A及1A’所示，在一承载板10的四个角落上设有对位标记(alignment mark)K，且于该承载板10上形成胶膜11，通过各该对位标记K，将多个具有电极垫120的芯片12设于该承载板10上，以令各该芯片12阵列排设，且该电极垫120设于该胶膜11上。如图1B所示，在该胶膜11及各该芯片12上形成封装材14。如图1C所示，去除该承载板10及胶膜11，以外露出该电极垫120。

然而，上述制造方法的缺点在于将芯片以作用面粘贴于胶膜上而固定的方式，常因胶膜11于制造过程中受热而发生伸缩问题，造成粘置于胶膜11上的芯片12位置发生位移，此时无法确认各芯片12的位置是否正确，因而影响后续的线路重布(Redistribution layer，RDL)制造过程，使线路无法有效电性连接该电极垫120，而降低产品的成品率。

因此，如何克服上述现有技术的种种问题，实为当前所要解决的目标。

发明内容

为克服现有技术的种种缺陷，本发明提供一种半导体封装件的制法，包括：提供一具有多个开孔的对位板，且该对位板上设有对应各该开孔的对位标记；通过各该对位标记，在该对位板上对应各该开孔的位置设置芯片；压合该设有芯片的对位板及一表面具有软质层的承载板，以令该芯片嵌入该承载板的软质层中；以及去除该对位板。

在前述的制法中，该承载板的材质为硅或铜，且该软质层为封装材、干膜或增层绝缘膜。

在前述的制法中，该对位标记位于该开孔的孔缘。

在前述的制法中，该承载板与该软质层之间可设有离形膜(release tape)。故可通过该离形膜，以轻易地去除该承载板。

在前述的制法中，可通过粘着材将芯片设置于该对位板上。此外，该粘着材可预形成于该对位板的开孔的孔缘上。且当去除该对位板时，优选的一并去除该粘着材。又去除该粘着材的方式可通过溶剂溶解该粘着材。

前述的制法进一步可包括在该芯片嵌埋入该软质层之后，先固化该软质层，再去除该对位板。

由上可知，本发明半导体封装件的制法，通过将芯片设于对位板上，而非现有技术的胶膜上，故芯片不会随胶膜受热伸缩而发生位移，再将芯片埋入软质层中，使粘着材亦无法带动芯片产生位移，因而不会影响后续的线路重布(RDL)制造过程，使线路可有效电性连接芯片，以提升产品的成品率。

再者，通过对位板上的对位标记，即可确认芯片的位置，因而提升芯片位置的精确度。

附图说明

图1A至1C为现有半导体封装件的制法的剖面示意图；图1A’为图1A的上视图；以及

图2A至2E为本发明半导体封装件的制法的剖面示意图；图2A’为图2A的上视图，图2D’及2E’为图2D及2E的另一实施例。

主要元件符号说明

10、23 承载板

11     胶膜

12、22 芯片

120    电极垫

14     封装材

20     对位板

200    开孔

21     粘着材

230    离形膜

24     软质层

K、M   对位标记。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。