[发明专利]对带有透明锁存器的数字集成电路进行优化的速度分级的方法

说明书

技术领域

本发明属于集成电路领域，具体涉及一种针对考虑工艺偏差影响下的带有透明锁存器的数字集成电路进行最优化速度分级的方法。

背景技术

随着集成电路工艺进入纳米量级，电路制造中的工艺偏差日益严重，带来了严重的电路性能不确定性和电路工作频率分散性。为了提高电路制造的收益，B.D.Cory，R.Kapur和B.Underwood于2003年提出了速度分级的概念(B.D.Cory，R.Kapur，and B.Underwood，“Speed Binning with Path Delay Test in 150-nm Technology”，IEEE Design Test Comput.，20(5)，pp.41-45，2003.)，即可将所有的产出电路根据各自可正常工作的最小时钟周期进行排序，并划分周期等级，然后为不同周期等级中的电路制定不同的出售价格。速度分级通常应用于以微处理器为代表的高性能流水线系统。而在这些系统中，广泛采用了具有时序借用和低功耗特性(参见C.Ebeling和B.Lockyear于1995年发表在Proceedings of the 16th Conference on Advanced Research inVLSI(ARVLSI′95)上第342页的文章“On the performance of level-clocked circuits”)的电平敏感的透明锁存器作为时序单元。因此，如何对带有透明锁存器的电路进行速度分级优化，即找到一个最优的分级方法使得电路产品收益最大化，成为当前集成电路产业亟待解决的关键问题之一。

已有的传统速度分级策略通常将电路设计的收益定义为销售利润，即在制定的价格上卖掉所有电路产品的销售所得。销售利润完全依赖于每一个周期等级的电路数目和出售价格。基于这一理论，A.Davoodi和A.Srivastava于2008年在IEEE Trans.on VLSI第16(6)期683-692页的“Variability Driven Gate Sizing for Binning Yield Optimization”文章中提出了一种基于销售利润的收益模型，采用线性罚函数计算分级策略的利益损失。A.Datta等人进一步发展了该模型，在2008年IEEE Trans.on VLSI第16(7)期806-815页的“Profit Aware Circuit Design Under Process Variations Considering Speed Binning”一文中提出通过定义与电路正常工作周期相关的价格函数和基于该函数的价格加权模型来评价电路设计的收益。但是仅考虑销售利润的收益模型在实际生产应用中是不够完整的。在现代集成电路生产中，在电路总成本中所占比重日益显著的频率测试成本必须被纳入收益模型的考量范围。为了进行正确的速度分级，需要在各等级分界处的时钟周期点对电路进行功能或结构测试。测试成本会随着周期等级数目的增加而上升，从而降低设计收益。因此一个具有实际意义的收益模型不仅包括销售利润，还必须计入测试成本。

A.Datta等人发表的“Profit Aware Circuit Design Under Process Variations Considering Speed Binning”一文在速度分级优化方面进行了简单的探讨，提出了一种启发式方法，通过优化周期等级分界点来最大化销售利润。即每次按指定步长移动一个等级分界点，若能够提高销售利润，则认为这一移动是可以接受的。但这一方法的最优性难以保证，且每次移动的步长也难以预测。

M.Gong等人于2009年ICCAD第328-335页发表的“Binning Optimization Based on S STA for Transparently-Latched Circuits”一文提出同时考虑销售利润和测试成本的针对透明锁存器电路的速度分级优化方法。这一方法假设测试成本远小于销售利润，并基于此假设将销售利润和测试成本分别进行优化，首先通过贪婪算法得到最优时间周期等级分界点从而最大化销售利润，然后再利用字母序二叉树的带权最短路径求解算法得到最优分界点测试顺序以最小化测试成本。而实际上与销售利润相比，测试成本比重日益增加，变得不能忽略，所以时间周期等级分界点位置和测试顺序的调整应当同时对销售利润和测试成本进行优化，才能够使得电路设计的总收益最大化(这里的总收益定义为：总收益＝销售利润-测试成本)。