[发明专利]基于并行折叠计数器的重播种测试方案

说明书

技术领域

本发明涉及集成电路测试技术，特别是对超大规模集成电路的内建自测试(Built-InSelf-Test)方法中测试数据压缩方法。

背景技术

集成电路技术的发展使得可在一个芯片中集成数以亿计的器件，并且可以集成预先设计和经过验证的IP芯核，如存储器核，微处理器核，DSP核等。这种多元化的集成芯片已经成为能处理各种信息的集成系统，被称为片上系统或系统芯片SoC。SoC大大降低了系统成本，缩短了设计周期，加快了产品上市时间，但是SoC产品的测试面临越来越多的挑战，如：

1、芯片测试点少，可直接控制或观测的测试点有限，通常只能通过芯片有限的输入/输出引脚进行测试，而芯片内部节点很难通过宏观机械装置直接控制或观测。

2、自动测试设备ATE价格昂贵，芯片的设计和制造技术发展速度比ATE的设计和制造技术发展快，芯片的时钟频率已超过了目前最先进的ATE的频率，无法进行全速测试。

3、测试数据量大，SoC中集成的芯核越多，所需测试数据量就越大以及导致测试时间的急剧增加。预计到2014年存储测试向量所需存储器的容量是1999年的150倍，将会超过ATE的存储深度。

SoC的测试成本几乎占芯片制造成本的一半。因此，芯片的测试已成为制约集成电路发展的一个“瓶颈”。已有大量的文献对集成电路的测试方法展开研究，主要有外建自测试和内建自测试BIST两种方法。

外建自测试方法又称为测试源划分技术，此方法将所需的测试向量经过压缩存储在ATE中，测试期间，通过的解压电路将其还原施加到被测电路上。

内建自测试方法，依靠芯片自身的资源完成对芯片的测试。此方法将测试模式生成器TPG、测试过程控制和测试响应评价功能模块嵌入在被测电路CUT上，摆脱了对ATE的依赖，减少了测试费用。近些年，国内外学者在BIST方面做了大量的研究工作，提出来很多有效地的测试压缩方法，如：LFSR技术、折叠计数器技术等。而这些技术的提出主要是偏向于测试压缩率的提高，测试应用时间并没有得到很好的降低，如何降低这些技术的测试应用时间是当务之急需要解决的问题。

测试控制单元与测试响应评价一般具有成熟的方案解决，相对测试模式生成较为简单，因此，国内外对BIST的研究主要聚焦在测试模式生成方面的居多。针对BIST中数据量激增的问题，测试时，一般将经过压缩的测试数据存储在芯片ROM中，测试期间通过片上解压电路将其还原后再施加到被测电路上，称为“存储与生成”。针对这种技术已有很多方案，如输入精简的方案，扫描森林等。但这些方案与标准的扫描设计流不相容，需重构扫描链的结构，测试时间长，代价很大。

发明内容

本发明是为避免上述现有技术所存在的不足之处，提供一种基于并行折叠计数器的重播种测试方案，采用非侵入式的测试数据压缩方案，不改变被测试的电路结构，尤其是不改变电路中扫描链的结构，通过线性反馈移位寄存器LFSR编码和折叠计数器技术有机的结合实现折叠计数器的并行测试施加，将应在单扫描链结构中的基于折叠计数器重播种方案拓展到了多扫描链结构中，使其适合随机测试模式、确定性测试和混合模式测试等多种测试模式，从而达到降低所需要测试数据的存储容量，缩短测试应用时间。

本发明解决技术问题所采用的技术方案是：

本发明基于并行折叠计数器的重播种测试方案的结构特点是通过线性反馈移位寄存器LFSR和折叠计数器对测试集进行双重编码压缩，在测试过程中通过相移器和并行折叠控制电路并行移入多扫描链结构的被测电路完成测试功能。

本发明基于并行折叠计数器的重播种测试方案的特点也在于是按如下步骤操作：

第一步：测试前数据压缩过程

a、采用自动测试模式生成工具ATPG对被测电路要求测试的故障生成确定的测试集T，并记LFSR种子集为种子集S，所述种子集S初始为空；

b、在所述测试集T中，选取一个测试向量P，将所述测试向量P对应的所有折叠种子生成出来，用LFSR对所有的折叠种子进行编码，记录所有编码成功的折叠种子以及编码后的LFSR种子；再一一记录所有编码成功的折叠种子所生成的折叠计数器状态序列中包含在测试集T中的测试向量；能够覆盖测试集T中最多测试向量的折叠种子以及对应的LFSR种子被保留下来，并将保留下的LFSR种子添加到种子集S中；

c、在测试集T中找出与步骤b中保留下来的折叠种子生成的折叠计数器状态序列相容的测试向量，并将找出的测试向量从测试集T中删除掉；

d、循环所述步骤b和c，直至测试集T为空；

第二步：测试过程