[发明专利]一种时钟电路和提供时钟信号的方法

权利要求书

1.一种时钟电路，其特征在于，包括：

自适应时钟产生电路，用于输出自适应时钟信号；

自适应时钟驱动电路，用于在所述自适应时钟信号驱动下工作，所述自适应时钟驱动电路的最高可工作频率大于或等于所述自适应时钟信号的频率；

其中，当所述自适应时钟驱动电路的工作条件发生变化时，所述自适应时钟驱动电路的最高可工作频率发生变化，所述自适应时钟产生电路输出的自适应时钟信号的频率发生变化，且所述自适应时钟信号的频率的变化方向与所述最高可工作频率变化方向一致。

2.根据权利要求1所述的时钟电路，其特征在于，

所述自适应时钟驱动电路的工作条件发生变化包括所述自适应时钟驱动电路的电路物理特性、工作电压和工作温度中的至少一种发生变化。

3.根据权利要求1所述的时钟电路，其特征在于，所述自适应时钟产生电路与所述自适应时钟驱动电路的物理位置接近，并属于相同的电压域。

4.根据权利要求1或3所述的时钟电路，其特征在于，所述自适应时钟产生电路和所述自适应时钟驱动电路由属于相同基础单元库的基础单元组成。

5.根据权利要求4所述的时钟电路，其特征在于，

所述时钟驱动电路和所述自适应时钟产生电路分别由属于同一基础单元库的逻辑门组成；

所述自适应时钟产生电路为由逻辑门组成的谐振环电路，利用自激震荡输出自适应时钟信号。

6.根据权利要求5所述的时钟电路，其特征在于，所述自适应时钟产生电路的谐振环电路中还包括有延时调节电路，所述自适应时钟信号经所述延时调节电路延时后输出给所述自适应时钟驱动电路。

7.根据权利要求6所述的时钟电路，其特征在于，所述延时调节电路由n级延迟单元级联而成，其中n是大于0的整数，所述延时调节电路通过控制时钟信号所经过的所述延迟单元的级数，而获得不同的延时时间。

8.根据权利要求7所述的时钟电路，其特征在于，

所述n级延迟单元包括n级逻辑门电路，每级逻辑门电路均设有控制端、输入端和输出端；

所述延时调节电路通过配置控制端的输入，调节时钟信号所经过的逻辑门电路的级数，而获得不同的延时时间。

9.根据权利要求6所述的时钟电路，其特征在于，所述延时调节电路包括多路复用选择器，所述多路复用选择器包括控制端和两个输入端；

所述多路复用选择器的两个输入端分别与两个不同延时的延迟单元连接，该延时调节电路通过配置所述多路复用选择器的控制端的输入，选择时钟信号通过的所述延迟单元，从而获得不同的延时时间。

10.根据权利要求1所述的时钟电路，其特征在于，还包括时钟控制电路，用于在所述自适应时钟驱动电路的工作电压改变之前，将所述自适应时钟驱动电路的时钟信号切换为固定安全频率的时钟信号或停止所述自适应时钟驱动电路的时钟信号，在改变后的所述自适应时钟驱动电路的工作电压稳定后将所述自适应时钟驱动电路的时钟信号切换为所述自适应时钟产生电路提供的时钟信号。

11.根据权利要求1所述的时钟电路，其特征在于，还包括性能监控模块和电压控制模块，其中，所述性能监控模块用于监控所述自适应时钟驱动电路的性能参数，根据所述性能参数指示所述电源控制模块进行工作电压的调整，以使所述自适应时钟产生电路输出的时钟信号的频率根据所述工作电压的变化自适应的变化。

12.根据权利要求1所述的时钟电路，其特征在于，所述自适应时钟驱动电路包括中央处理器，图形处理器，数字信号处理器，编码电路、解码电路或硬件加速器。

13.一种提供时钟信号的方法，其特征在于，包括：

自适应时钟产生电路输出自适应时钟信号，以使自适应时钟驱动电路在所述自适应时钟信号驱动下工作，所述自适应时钟驱动电路的最高可工作频率大于或等于所述自适应时钟信号的频率；

当所述自适应时钟驱动电路的工作条件发生变化时，所述自适应时钟驱动电路的最高可工作频率发生变化，所述自适应时钟产生电路输出的自适应时钟信号的频率发生变化，且所述自适应时钟信号的频率的变化方向与所述最高可工作频率变化方向一致。