[发明专利]一种时钟电路和提供时钟信号的方法

说明书

技术领域

本发明涉及电路技术领域，尤其涉及一种时钟电路和提供时钟信号的方法。

背景技术

通常来讲，一个数字集成电路能够达到的最高可工作频率Fmax与电路物理特性P(受制造工艺，老化等因素影响)，工作电压V和工作温度T相关，即：Fmax＝f(P，V，T)。

随着数字集成电路制造线宽的不断缩小，一方面，芯片制造工艺的随机性增加，设计相同的电路在制造出来后，电路物理特性P分布更宽；另一方面，同一物理电路的Fmax对于电压V和温度T等参数的变化更加敏感，以上两方面均导致数字集成电路的最高可工作频率Fmax在更宽范围内分布。

目前，数字集成电路所用的时钟源，即时钟产生电路，不论是设置在电路芯片外的晶体、晶振、TCXO(Temperature Compensate X′tal(crystal)Oscillator，温度补偿型石英晶体振荡器)，还是芯片内部的PLL(Phase Lock Loop，锁相环)、DLL(Delay locked loop，延时锁定回路)、分频电路等，均以频率稳定为目标，即，在电路物理特性，工作温度，工作电压等不同参数分布条件下尽可能保持输出时钟信号的频率不变。

然而，在电路物理特性、工作温度、工作电压等参数条件分散的情况下，要求数字集成电路在恒定频率下工作，就必须将该数字集成电路的工作频率设定在最恶劣的参数下均能工作的频率以保证的电路稳定工作，例如，将该数字集成电路的工作频率设定在最高工作温度，最低工作电压或最坏电路物理特性(如最坏的生产工艺)下的工作频率。由于数字集成电路在典型参数下的最高可工作频率远高于设定的最恶劣参数下的工作频率，因此，这种方式限制了数字集成电路潜力的发挥，制约了数字集成电路的性能，还将导致数字集成电路的功耗增加。

发明内容

本发明的实施例提供一种时钟电路和提供时钟信号的方法，能够有效优化电路性能。

为达到上述目的，本发明的实施例采用如下技术方案：

一种时钟电路，包括：

自适应时钟产生电路，用于输出自适应时钟信号；

自适应时钟驱动电路，用于在所述自适应时钟信号驱动下工作，所述自适应时钟驱动电路的最高可工作频率大于或等于所述自适应时钟信号的频率；

其中，当所述自适应时钟驱动电路的工作条件发生变化时，所述自适应时钟驱动电路的最高可工作频率发生变化，所述自适应时钟产生电路输出的自适应时钟信号的频率发生变化，且所述自适应时钟信号的频率的变化方向与所述最高可工作频率变化方向一致。

一种提供时钟信号的方法，包括：

自适应时钟产生电路输出自适应时钟信号，以使自适应时钟驱动电路在所述自适应时钟信号驱动下工作，所述自适应时钟驱动电路的最高可工作频率大于或等于所述自适应时钟信号的频率；

当所述自适应时钟驱动电路的工作条件发生变化时，所述自适应时钟驱动电路的最高可工作频率发生变化，所述自适应时钟产生电路输出的自适应时钟信号的频率发生变化，且所述自适应时钟信号的频率的变化方向与所述最高可工作频率变化方向一致。

本发明实施例提供的时钟电路和提供时钟信号的方法，为所述自适应时钟驱动电路提供频率根据该电路的工作条件改变而自适应变化的时钟信号，也就是说，能够使所述自适应时钟驱动电路随时工作在等于或接近该电路的最高可工作频率上，因此，能够充分发挥所述自适应时钟驱动电路的潜力，明显提高所述自适应时钟驱动电路的处理速度，进而有效优化所述自适应时钟驱动电路的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的时钟电路的一种逻辑结构示意图。

图2为本发明实施例提供的时钟电路的另一种逻辑结构示意图。

图3为本发明实施例提供的时钟电路的自适应时钟产生电路的一种电路示意图；

图4为本发明实施例提供的时钟电路的自适应时钟产生电路的另一种电路示意图；

图5为本发明实施例提供的时钟电路的延迟调节电路的一种电路示意图；

图6为本发明实施例提供的时钟电路的延迟调节电路的另一种电路示意图；

图7为本发明实施例提供的时钟电路的另一种逻辑结构示意图；

图8为图7所示的时钟电路的一种逻辑结构示意图；

图9为图7所示的时钟电路的另一种逻辑结构示意图；