[发明专利]半导体元件的制备方法

说明书

技术领域

本发明涉及半导体元件的制备方法，尤其涉及一种具有金属栅极的半导体器件的制备方法。

背景技术

MOS晶体管是半导体集成电路的基本器件，其包括源极、漏极和栅极。目前的MOS晶体管中栅极最常用的材料是多晶硅。然而随着MOS晶体管尺寸的不断缩小，传统的多晶硅栅极因为多晶硅耗尽效应、高电阻率、P型多晶硅中硼扩散及和高K栅介质不兼容等缺点，已经不能适应65nm技术节点以下的器件性能要求。

首先，与大多数金属材料相比，多晶硅是以高电阻值的半导体材料所形成，这造成多晶硅栅极是以比金属栅极低的速率在操作。为了弥补高电阻与其相应的地操作速率，多晶硅材料通常需要大量的昂贵的硅化金属处理，使其操作速率可提升至可接受的范围。

其次，多晶硅栅极极容易产生空乏效应(depletion effect)。严格来说，目前多晶硅的掺杂浓度很低，由于掺杂浓度的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的界面上就容易产生空乏区。此空乏效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。

因此，业界已逐渐采用金属栅极来替代传统的多晶硅栅极。然而，金属栅极的制备工艺面临诸多挑战，有必要提出金属栅极制备的改进工艺。

发明内容

本发明的目的在于提供一种半导体元件的制备方法，其工艺简单，性能良好，成本低。

为实现上述目的，本发明是关于一种半导体元件的制备方法，其包括步骤：

步骤一：应用传统的工艺流程制备多晶硅栅极并沉积适当厚度的层间介质层(ILD，Interlayer Dielectric)；该多晶硅栅极具有位于下层的浮栅(FG，Floating Gate)、中间层的氧化物-氮化物-氧化物(ONO)及位于上层的控制栅(CG，Control Gate)；

步骤二：利用化学机械抛光将层间介质层ILD磨平并停止在CG多晶硅表面；

步骤三：使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除；

步骤四：在除去了CG多晶硅的晶圆上沉积填充能力(gap fill)较好的金属层；

步骤五：利用CMP工艺将沉积的金属层磨平并停留在层间介质层表面。

作为本发明的进一步改进，所述步骤一中CMP为过抛光(over-polish)，让CG多晶硅表面略高于层间介质层。

作为本发明的进一步改进，所述步骤四中金属层将CG多晶硅被去除后的空间完全填满并高于层间介质层。

作为本发明的进一步改进，所述步骤五中为了防止CG线之间的bridge，CMP为过抛光(over-polish)，使得金属层略低于层间介质层。

本发明的有益效果是：通过金属层置换CG多晶硅，改善了半导体元件的电阻率及性能。

附图说明

图1是本发明半导体元件的制备方法中步骤一的结构示意图；

图2是本发明半导体元件的制备方法中步骤二的结构示意图；

图3是本发明半导体元件的制备方法中步骤三的结构示意图；

图4是本发明半导体元件的制备方法中步骤四的结构示意图；

图5是本发明半导体元件的制备方法中步骤五的结构示意图。

具体实施方式

请参阅图1，其揭示了本发明半导体元件的制备方法的步骤一：

应用传统的工艺流程形成多晶硅栅极并沉积适当厚度的层间介质层(ILD，Interlayer Dielectric)。该多晶硅栅极沿高度方向具有三层结构，分别是下层的浮栅(FG，Floating Gate)、中间层的氧化物-氮化物-氧化物(ONO，即中间的氮化物夹杂在上下两层氧化硅层之间)及位于上层的控制栅(CG，Control Gate)。

请参阅图2，其揭示了本发明半导体元件的制备方法的步骤二：

利用化学机械抛光(CMP，Chemical Mechanical Polishing)将层间介质层ILD磨平并停止在CG多晶硅表面。为了确保多晶硅表面的介质层被磨干净，本发明具有一定程度的过抛光(over-polish)，让CG多晶硅表面略高于层间介质层

请参阅图3，其揭示本发明半导体元件的制备方法的步骤三：

使用对OXIDE选择比很高的湿法刻蚀方法将CG多晶硅完全去除。从图3中可以看到，CG多晶硅完全去除，ONO层暴露出来。

请参阅图4，其揭示了本发明半导体元件的制备方法的步骤四：