[发明专利]光电转换器件有效

专利信息
申请号: 201010580456.1 申请日: 2010-12-09
公开(公告)号: CN102104052A 公开(公告)日: 2011-06-22
发明(设计)人: 工藤正稔;林良之;齐藤和宏;加藤太朗;福元嘉彦 申请(专利权)人: 佳能株式会社
主分类号: H01L27/146 分类号: H01L27/146
代理公司: 中国国际贸易促进委员会专利商标事务所 11038 代理人: 李颖
地址: 日本*** 国省代码: 日本;JP
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摘要:
搜索关键词: 光电 转换 器件
【说明书】:

技术领域

本发明涉及光电转换器件中的光电转换区域的结构。

背景技术

作为光电转换器件的各像素的光电转换区域,下述这样的配置是已知的,在该配置中,包含通过第一和第二导电型半导体区域之间的PN结形成的光电二极管并且在该光电二极管上布置由硅氧化物膜等形成的层间绝缘膜。所述层间绝缘膜可具有设置在其上的保护绝缘膜或滤色器等,或者可与空气直接接触。具有这种结构的光电转换器件常常表现输出关于入射光的波长具有波纹的特性作为其光谱特性。当入射光在光电转换区域和层间绝缘膜之间以及在层间绝缘膜和形成在层间绝缘膜上的膜之间的界面处经受多重反射并且具有与层间绝缘膜的折射率不同的折射率时,出现波纹。更具体地,由于层间绝缘膜在芯片内的膜厚分布导致布置在该芯片上的像素的位置之间的多重反射的影响发生变化,因此出现波纹。

为了减少波纹,如在日本专利公开No.6-125068中描述的那样,存在用于通过使用一种结构和另一结构使光学干涉的影响随机化来减少波纹的方案,其中,在所述一种结构中,基底(foundation)图案被附着到绝缘膜上来改变绝缘膜表面的高度,在所述另一结构中,在绝缘膜上设置岛状金属层。

另外,在日本专利公开No.2005-072097中,公开了一种光电转换器件,在该光电转换器件中,为了减少在绝缘膜的下侧的界面处的反射,通过蚀刻在半导体基板的表面中形成凹陷和凸起。

但是,在日本专利公开No.6-125068中公开的前一结构的情况下,由于保护绝缘膜的表面的形状根据位置而不同,因此,保护特性会受影响。另外,由于保护绝缘膜自身的厚度根据位置而改变,因此,保护特性对于芯片上的每个位置而不同,这是不希望的。此外,在设置岛状金属层的情况下,光电转换区域中的孔径较小,这也是不希望的。

至于日本专利公开N0.2005-072097,没有清楚地描述凹陷和凸起的具体尺寸。波纹的影响可能不会根据凹陷和凸起的尺寸而减小。

发明内容

本发明提供在不改变保护绝缘膜的结构的情况下减少波纹的光电转换器件。

根据本发明的一个方面的光电转换器件包括:多个光电转换区域;布置在多个光电转换区域上的层间绝缘膜;被布置为与层间绝缘膜接触并且折射率与层间绝缘膜的折射率不同的保护绝缘膜;被布置在多个光电转换区域中的每一个的受光表面中的凹陷;以及埋入凹陷中的埋入区域。当对于多个光电转换区域中的每一个光电转换区域的入射光的波长由λ表示并且埋入区域的折射率由n表示时,凹陷的深度d由表达式d≥λ/4n表示。

参照附图阅读示例性实施例的以下描述,本发明的其它特征将变得清晰。

附图说明

图1是根据本发明第一实施例的光电转换区域的平面图。

图2是根据本发明第一实施例的光电转换区域的示意性断面图。

图3是根据本发明第一实施例的光电转换区域的放大示意性断面图。

图4是示出根据本发明第一实施例的基板的凹陷和凸起部分处的光路长度的差异的示意性断面图。

图5是根据本发明第二实施例的光电转换区域的示意性断面图。

图6是根据本发明第三实施例的光电转换区域的示意性断面图。

图7是示出根据本发明第一实施例的像素中的凹陷的面积的比率与波纹减少效果之间的关系的示图。

具体实施方式

以下参照附图描述本发明的实施例。在以下的实施例中,描述使用空穴作为信号载流子的情况。当使用电子作为信号载流子时,n型半导体区域变为p型半导体区域,并且,p型半导体区域变为n型半导体区域。在以下的描述中,对于半导体基板使用硅。

第一实施例

图1是根据第一实施例的光电转换器件中的光电转换区域中的每一个和各光电转换区域之上的部分的平面图。图2是沿图1的线II-II切取的示意性断面图。图3是图2所示的断面的放大示意图。在图1~3中,相同的部件被赋予相同的附图标记。这里的光电转换区域是PN结光电二极管。根据本发明第一实施例的光电转换器件具有在半导体基板上布置多个像素的配置,所述多个像素中的每一个包含光电转换区域。

虽然第一半导体区域100可以为n型或p型,但是,第一半导体区域100由具有相对低的杂质浓度的区域形成。这里,第一半导体区域100为n型半导体区域。对于第一半导体区域100,例如,可以使用半导体基板自身。这里的术语“半导体基板”指的是用作材料基板的半导体基板。

第二半导体区域101是布置在第一半导体区域100上的埋入的n型半导体区域。

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