[发明专利]带锁存功能的迟滞比较器

权利要求书

1.一种带锁存功能的迟滞比较器，其特征是，包括第一级放大模块、正反馈模块、锁存模块、双端输入转单端输出模块、输出驱动模块，具体电路结构为：

晶体管一的栅极接偏置电压一，源极接地；

晶体管二的栅极接正输入端，源极接晶体管一的漏极；

晶体管三的栅极接负输入端，源极接晶体管一的漏极；

晶体管四的栅极和漏极相连并和晶体管二的漏极相连，晶体管四的源极接工作电压；

晶体管五的栅极和漏极相连并和晶体管三的漏极相连，晶体管五的源极接工作电压；

晶体管六的栅极和漏极相连，源极接地；

晶体管七的漏极和晶体管六的栅极相连，晶体管七的源极接地；

晶体管八的栅极和晶体管六的栅极相连，晶体管八的漏极和晶体管七的栅极相连，晶体管八的源极接地；

晶体管九的栅极和漏极相连并和晶体管七的栅极相连，晶体管九的源极接地；

晶体管十的栅极和晶体管二的漏极相连，晶体管十的漏极和晶体管六的栅极相连，晶体管十的源极接工作电压；

晶体管十一的栅极和晶体管三的漏极相连，晶体管十一的漏极和晶体管七的栅极相连，晶体管十一的源极接工作电压；

晶体管二十一的漏极和晶体管六的栅极相连，晶体管二十一的源极接地；

晶体管二十二的栅极和晶体管二十一的栅极相连并接锁存模块的控制电压，晶体管二十二的漏极和晶体管七的栅极相连，晶体管二十二的源极接地；

晶体管十二的栅极接偏置电压二，源极接地；

晶体管十三的栅极和晶体管六的栅极相连，晶体管十三的源极和晶体管十二的漏极相连；

晶体管十四的栅极和晶体管七的栅极相连，晶体管十四的源极和晶体管十二的漏极相连；

晶体管十五的栅极和漏极相连并和晶体管十三的漏极相连，晶体管十五的源极接工作电压；

晶体管十六的栅极和晶体管十三的漏极相连，晶体管十六的漏极和晶体管十四的漏极相连，晶体管十六的源极接工作电压；

晶体管十七的栅极和晶体管十四的漏极相连，晶体管十七的源极接地；

晶体管十八的栅极和晶体管十四的漏极相连，晶体管十八的漏极和晶体管十七的漏极相连，晶体管十八的源极接工作电压；

晶体管十九的栅极和晶体管十七的漏极相连，晶体管十九的源极接地；

晶体管二十的栅极和晶体管十七的漏极相连，晶体管二十的漏极和晶体管十九的漏极相连并作为信号输出端，晶体管二十的源极接工作电压；

所述第一级放大模块包括晶体管一至晶体管五，所述正反馈模块包括晶体管六至晶体管十一，所述锁存模块包括晶体管二十一至晶体管二十二，所述双端输入转单端输出模块包括晶体管十二至晶体管十六，所述输出驱动模块包括晶体管十七至晶体管二十。

2.根据权利要求1所述的带锁存功能的迟滞比较器，其特征是，所述晶体管一、晶体管二、晶体管三、晶体管六、晶体管七、晶体管八、晶体管九、晶体管十二、晶体管十三、晶体管十四、晶体管十七、晶体管十九、晶体管二十一、晶体管二十二均为NMOS晶体管；

所述晶体管四、晶体管五、晶体管十、晶体管十一、晶体管十五、晶体管十六、晶体管十八、晶体管二十均为PMOS晶体管。

3.根据权利要求1所述的带锁存功能的迟滞比较器，其特征是，当需要迟滞比较器工作的时候，将锁存模块的控制电压设置为低电平，使得晶体管二十一和晶体管二十二截止；

当不需要迟滞比较器工作的时候，将锁存模块的控制电压设置为高电平，使得晶体管二十一和晶体管二十二处于导通状态；

这样就使得双端输入转单端输出模块的输出信号稳定在高电平。