[发明专利]一种并行维特比译码器和译码方法、及接收器

权利要求书

1.一种并行维特比译码方法，其特征在于，包括：

步骤一，将输入数据流转换成一序列部分重叠的输入数据块；

步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+1个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中0≤i≤N-1；当第i+1个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。

2.根据权利要求1所述的并行维特比译码方法，其特征在于：所述译码方法还包括步骤三，将所述译码数据块转换成译码数据流。

3.根据权利要求1所述的并行维特比译码方法，其特征在于：所述维特比译码器解码卷积码；所述输入数据块以至少三倍于所述卷积码的内存进行重叠。

4.根据权利要求1所述的并行维特比译码方法，其特征在于：所述输入数据块均包括由L个符号构成的主数据块和由P个符号构成的前导数据块；所述输入数据块的重叠部分的大小为P个符号所占的内存。

5.根据权利要求4所述的并行维特比译码方法，其特征在于：所述维特比译码器通过译码所述输入数据块中的由P个符号构成的前导数据块获得所述终态信息。

6.根据权利要求1所述的并行维特比译码方法，其特征在于：所述步骤二中，解码的详细过程为：N个维特比译码器通过加比选算法对一序列部分重叠的输入数据块进行并行运算，分别获得一序列表示通往各个状态的最可能路径的状态度量值；其中，第i个维特比译码器接收第i+1个维特比译码器发送的终态信息，0≤i≤N-1；然后每个维特比译码器根据获得的状态度量值和终态信息进行解码，输出译码数据块。

7.一种并行维特比译码器，其特征在于，包括：

输入缓冲区，用以使输入数据流转换成一序列部分重叠的输入数据块；

一组维特比译码器，用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个维特比译码器接收第i+1个维特比译码器发送的终态信息，0≤i≤N-1，N为所述一组译码器中的维特比译码器个数；

输出缓冲区，用以将所述一组译码器输出的译码数据块转换成译码数据流。

8.根据权利要求7所述的并行维特比译码器，其特征在于：所述维特比译码器为卷积码译码器或信道响应译码器。

9.根据权利要求7所述的并行维特比译码器，其特征在于：所述输入缓冲区包括若干个输入缓冲单元，一个输入缓冲单元存储一个输入数据块，相邻的2缓冲单元存储的2个输入数据块具有重叠的数据段。

10.根据权利要求7所述的并行维特比译码器，其特征在于：所述输入缓冲区含有内存，所述内存具有至少N个输入数据块所占的容量。

11.根据权利要求7所述的并行维特比译码器，其特征在于：所述并行维特比译码器集成在硅基底上，所述输入数据流的比特率大于3Gbits/s。

12.一种接收器，其特征在于，包括：

传感器，用以提供从物理介质接收到的模拟信号；

转换器，与传感器相连，用以将所述模拟信号转换成数字信号，形成输入数据流；

输入缓冲区，与转化器相连，用以将输入数据流转换成一序列部分重叠的输入数据块；

N个译码器，与所述输入缓冲区相连，用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个译码器接收第i+1个译码器发送的终态信息，0≤i≤N-1；

输出缓冲区，用以将所述译码器输出的译码数据块转换成译码数据流。

13.根据权利要求12所述的接收器，其特征在于：所述译码器为维特比译码器。

14.根据权利要求12所述的接收器，其特征在于：所述物理介质为光纤、磁盘、或天线。

15.根据权利要求12所述的接收器，其特征在于：所述译码器集成在硅基底上，所述输入数据流的比特率大于3Gbits/s。