[发明专利]一种并行维特比译码器和译码方法、及接收器

说明书

技术领域

本发明属于通信技术领域，涉及一种并行维特比译码器和译码方法、及接收器。

背景技术

目前，维特比算法已在卫星通信、硬件驱动器、手机、无线个人局域网以及光纤信道等数字通信领域得到广泛应用。除了用于信道等化，维特比算法也是卷积码中常用的纠错码方法。卷积编码包括网格编码和Turbo码。这些编码方式已经在2G和3G通信标准IS-95，CDMA2000，WCDMA以及TD-SCDMA中采用。

尽管维特比算法应用广泛，但仍然显示出很多不足。多年以来，为解决这些不足已经发展出多种维特比算法，其中，应用最为广泛的是并行“滑块”维特比算法。(参见Peter J.Black和Teresa H.Y.Meng于1997年6月发表在《IEEE固体电路杂志》第32卷第6期上名为《一种1Gb/s的四态滑块维特比译码器》的文章)。为了保证原始维特比算法固有的序列性，并行维特比算法采用输入数据流块的形式，增强了前后数据段，从而减少了数据块边缘的影响。相对于原有算法，这些附加的数据段降低了并行维特比算法的效率，但是业界普遍认为为了实现并行化，这是值得的。

随着新标准的建立，数据速率持续提高。例如，IEEE长距多模式光纤标准IEEE 802.3aq(有时称为10GBASE-LRM)提供了高于10Gbit/s的信道比特率。根据目前常用的半导体技术，序列维特比译码器显然不能提供这样的比特率。现有的滑块并行维特比译码器会额外消耗大量芯片空间或过度要求提高数据块速率。

发明内容

本发明所要解决的技术问题是：提供一种并行维特比译码器和译码方法，该译码器和译码方法可以处理比特率高于3Gbits/s的输入数据流。

此外，本发明还提供一种接收器。

为解决上述技术问题，本发明采用如下技术方案。

一种并行维特比译码方法，包括：步骤一，将输入数据流转换成一序列部分重叠的输入数据块；步骤二，N个维特比译码器以交错旋转的方式对所述输入数据块进行解码，输出译码数据块；当第i+1个维特比译码器译完输入数据块的重叠区域时，向第i个维特比译码器传递终态信息，其中0≤i≤N-1；当第i+1个维特比译码器译完一个完整的输入数据块时，接收第i+2个维特比译码器传递的终态信息。

作为本发明的一种优选方案，所述译码方法还包括步骤三，将所述译码数据块转换成译码数据流。

作为本发明的另一种优选方案，所述维特比译码器解码卷积码；所述输入数据块以至少三倍于所述卷积码的内存进行重叠。

作为本发明的再一种优选方案，所述输入数据块均包括由L个符号构成的主数据块和由P个符号构成的前导数据块；所述输入数据块的重叠部分的大小为P个符号所占的内存。

作为本发明的再一种优选方案，所述维特比译码器通过译码所述输入数据块中的由P个符号构成的前导数据块获得所述终态信息。

作为本发明的再一种优选方案，所述步骤二中，解码的详细过程为：N个维特比译码器通过加比选算法对一序列部分重叠的输入数据块进行并行运算，分别获得一序列表示通往各个状态的最可能路径的状态度量值；其中，第i个维特比译码器接收第i+1个维特比译码器发送的终态信息，0≤i≤N-1；然后每个维特比译码器根据获得的状态度量值和终态信息进行解码，输出译码数据块。

一种并行维特比译码器，包括输入缓冲区，一组维特比译码器，输出缓冲区；所述输入缓冲区用以使输入数据流转换成一序列部分重叠的输入数据块；所述一组维特比译码器用以通过加比选算法对所述一序列部分重叠的输入数据块进行并行运算，获得一序列表示通往各个状态的最可能路径的状态度量值，并结合各个维特比译码器发送的终态信息进行译码，输出译码数据块；其中，第i个维特比译码器接收第i+1个维特比译码器发送的终态信息，0≤i≤N-1，N为所述一组译码器中的维特比译码器个数；所述输出缓冲区用以将所述一组译码器输出的译码数据块转换成译码数据流。

作为本发明的一种优选方案，所述维特比译码器为卷积码译码器或信道响应译码器。

作为本发明的另一种优选方案，所述输入缓冲区包括若干个输入缓冲单元，一个输入缓冲单元存储一个输入数据块，相邻的2缓冲单元存储的2个输入数据块具有重叠的数据段。

作为本发明的再一种优选方案，所述输入缓冲区含有内存，所述内存具有至少N个输入数据块所占的容量。

作为本发明的再一种优选方案，所述并行维特比译码器集成在硅基底上，所述输入数据流的比特率大于3Gbits/s。