[发明专利]一种基于SCR的集成电路静电保护器件

说明书

技术领域

本发明涉及半导体集成电路，尤其涉及基于可控硅整流器(SCR)的集成电路的静电保护器件。

背景技术

本发明中所涉及的静电放电保护器件，是为了防止半导体内部电路由于静电放电(ESD)电涌或者应力造成损伤或失效。

静电放电是在我们生活中普遍存在的自然现象。但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(HBM)，通常发生在几百个纳秒，最大的电流峰值可能达到几个安培；而其他一些模式(MM，CDM)静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并最终失效。

为了解决该问题，在实际应用中主要从环境和电路两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；而电路方面，只要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。

用于高压集成电路的静电保护器件主要需要注意以下几个重要的参数；1、高的阻断电压，使得在正常高电压下工作时，保持高阻态，从而不影响其他电路的正常工作；2、合适的触发电压(Trigger Voltage)，以保护内部电路；3、高于工作电压的维持电压(Holding Voltage)，防止发生闩锁效应(Latch up)；4、足够的静电自我保护能力。现有的主要用于高压静电保护的器件有可控硅整流器(SCR)、二极管(Diode)、横向扩散金属氧化物半导体(LDMOS)等，但这些都难以同时满足上面的条件。如SCR，LDMOS维持电压很低，容易在集成电路正常工作时发生闩锁效应，导致电路失效；DIODE自我保护能力差，要达到足够的保护能力，需要耗费很大面积。

相近的集成电路静电保护器件实现方案在下述专利文献中披露。第一种方案如美国专利US5225702：Silicon controlled rectifier structure for electrostaticdischarge protection所述(见图1)，这种结构的缺点在于，由于触发电压是由N阱和P阱的反向击穿电压所决定，所以它的触发电压过高(大约60V)，维持电压是由“P+ANODE”228、“N阱”224，“P阱”222，“N+CATHHODE”226所组成的PNPN SCR结构所决定，维持电压很低，且不易调节。

第二种方案如美国专利US5907462：Gate coupled SCR for ESD protectioncircuits所述(见图2)，该结构与US5225702中所述方案结构的差别主要是通过栅和外接电阻118所组成的RC电路来降低触发电压，从而可以应用于中、低电压操作的集成电路静电放电保护，但是和US5225702中所述方案一样，它的维持电压依然过低且不能调节，还存在集成电路因闩锁效应而失效的风险。

发明内容

本发明提出一种SCR维持电压的静电保护结构，主要用于半导体高压工艺技术的静电放电保护，解决集成电路的静电保护器件维持电压低的问题，且集成电路不易因闩锁效应而失效。

本发明集成电路中高压器件的静电放电保护结构对传统的高压保护器件结构进行改进，在原有的SCR的阳极端即P+注入区(1，108，228)下面增加一个N注入区，提高SCR阳极下部的电子浓度。通过调整该注入的剂量，降低原有器件的ESD触发电压及提高其维持电压。提升静电放电的保护能力和对闩锁效应的抵御能力。

如图3所示，其中1，2，3，4，5，6，7，8，9形成一个SCR-LDMOS的结构。N+注入区2，FOX 3，POLY 4，N+注入区9，它们共同形成了LDMOS的基本结构。而P+注入区1、P阱5、N阱7、N+注入区9四个部分共同形成一个SCR，通过在P+注入区1和N+注入区2下部，与P阱5、N阱7相邻增加一个N注入区8，使得P+注入区1、P阱5、N阱7、N+注入区9与N注入区8共同形成改进的SCR，还包含一个LDMOS的漂移区N注入区6。

本发明所述提升集成电路中的ESD保护能力的器件，能在不显著改变传统器件结构的条件下，提升集成电路中高压器件的静电放电保护结构的维持电压和抗闩锁效应能力，与传统的SCR和LDMOS结构相比，在同样的面积中保护能力更强，维持电压和触发电压的调整更为方便灵活。

附图说明

下面根据附图和实施例对本发明作进一步详细说明。