[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及揭示一种集成电路，尤其涉及射频(radio frequency，RF)集成电路的静电放电(electrostatic discharge，ESD)保护。

背景技术

随着集成电路装置的微型化，目前的趋势是生产具有较浅的结深度、较薄的栅极氧化层、微掺杂漏极(lightly-doped drain，LDD)架构、浅沟渠隔离架构(shallow trench isolation，STI)、以及自我对准金属硅化合物(salicide)处理的集成电路，这些都是用于进阶的四分之一次微米(sub-quarter-micron)互补式金属氧化半导体(CMOS)技术。这些工艺导致相关的CMOS IC产品变得比较容易受到ESD的影响而损坏。因此，芯片内建立ESD保护电路保护装置与电路免于ESD的破坏。就射频集成电路而言，考虑到减少栅极氧化层的厚度以及降低崩溃电压，EDS保护是别具有挑战性的。

图1说明传统ESD保护装置100的范例，装置100包括栅极接地NMOS(GGNMOS)晶体管102，源极也接地，且漏极耦接到介于焊盘106与电阻器104之间的节点108。图2说明分散的ESD保护排列200，其包括多个GGNMOS晶体管202-1:202-4，他们的源极接地，并且他们的漏极经由具有电阻R的n型阱耦接到各自的PMOS晶体管204-1:204-4。每个PMOS晶体管的栅极与源极耦接到正电压源节点V_DD。然而，这样的排列增加装置尺寸并且之后会导致大的寄生电容。

图3A是ESD保护排列300的另一范例的平面图以及图3B是ESD保护装置300的剖面图，是单指组态短沟渠隔离(STI)二极管。如图3A与图3B所示，STI二极管包括形成在p型基板302上面的n型阱(n阱)304。二N+区域306-1、306-2形成在n阱304上面，并且是侧向地彼此间隔。P+区域308配置于N+区域306-1、306-2之间。STI区域310-1:310-4相邻于n型阱304上面的N+与P+区域306-1、306-2、308的每一个。虽然STI二极管300提供低电容与小区域，其寄生电容与电阻影响RF输入匹配并且在高频射频应用会降低性能。

因此，改良的ESD保护机制是有需要的。

发明内容

为了解决上述问题，本揭露提供一种静电放电(ESD)保护装置，包括：一第一半导体型态的一基板以及一第二半导体型态的一第一阱形成在该基板之中；该第一半导体型态的第一多个侧向间隔的参杂区域形成于该第一阱的一上表面，该多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个侧向间隔的参杂区域形成于该第一阱的该上表面，该第二多个侧向间隔的参杂区域耦接一起以定义该ESD保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的一侧向间隔参杂区域以及该第二半导体型态的一第二侧向间隔参杂区域之间；当反向偏压时借由该第一阱与该第二半导体型态的该第二多个侧向间隔的参杂区域所定义的一二极管用于操作成一无源无线电频率电容器，并且当该阳极或该阴极的一端接收一ESD电压突波时，则顺向偏压以提供一电流旁路。

本揭露亦提供一种射频(RF)静电放电(ESD)保护装置，包括：一第二半导体型态的一第一阱，形成在一第一半导体型态的一基板之中；该第一半导体型态的一第二阱形成在该基板且环绕该第一阱；该第一半导体型态的第一多个参杂区域形成于该第一阱的一上表面，该多个参杂区域耦接一起以定义该ESD保护装置的一阳极；该第二半导体型态的第二多个参杂区域形成于该第一阱的该上表面，该多个参杂区域耦接一起以形成该ESD保护装置的一阴极；多个浅沟渠隔离(STI)区域设置于该第一阱的一上表面，该多个STI区域的每一个设置于该第一半导体型态的该参杂区域的一个以及该第二半导体型态的该参杂区域的一个之间；其中当反向偏压时该第一阱与该第一半导体型态的该多个侧向间隔的参杂区域用于操作成一无源无线电频率电容器，并且当在该阳极或该阴极的一端接收到一ESD电压突波时，则顺向偏压以提供一电流旁路。