[发明专利]具有绝缘层下埋入背控制栅极的SeOI衬底上的数据通路单元

说明书

技术领域

本发明所涉及的领域是微电子学领域。

本发明更特别的涉及基于基本数据通路(data path)单元的在SeOI(绝缘体上半导体)衬底上制造的半导体器件。

背景技术

集成电路的设计是基于多个具有预定逻辑功能的基本单元的集成。一般而言，可以将设计分成两类。

根据第一类设计，采用包括大约上千种具有一般用途的预设计单元的库。从而，这些单元被称为“标准单元”。

根据第二类设计，设计专门适合于某种环境的单元，所述单元在所述环境中使用。这些单元被称为“数据通路”单元。

可以理解的是，对于给定的电路，使用为了该电路专门开发的数据通路单元将可以得到更好的性能特性(典型的在速度，功率消耗和封装尺寸(footprint)等方面)。但是，设计成本更高。

这样，数据通路单元典型的仅用于需要优化的性能特性的高速电路，例如微处理器。这些单元被专门设计，从而产生用于相对复杂的基本功能高度重复的运算单元。可以举出的示例如加法器、乘法器等等。

在本发明的应用领域中，不断地需求性能(速度、功耗)的提升和小型化。

发明内容

本发明的目标是满足这些需求以及，为达此目的，本发明的第一方面是专门适合于其在绝缘体上半导体衬底上制造的集成电路中使用的环境的数据通路单元，所述衬底包括通过绝缘层和体衬底(bulk substrate)分开的半导体材料的薄层，所述单元包括场效应晶体管的阵列，每个晶体管在所述薄层中具有源极区、漏极区和沟道区，所述沟道区由该源极区和漏极区界定，并进一步包括形成在沟道区上方的前栅极控制区，其特征在于至少一个晶体管具有在沟道区下方的体衬底中形成的背栅极控制区(back gate control region)，背栅极区能够被偏压，从而改变晶体管的性能特性。

所述单元的一些优选而非限制性的特征如下：

-背栅极线连接多个晶体管的背栅极区；

-背栅极线沿晶体管的行延伸进入绝缘层下方的体衬底中；

-背栅极区通过导电类型相反的阱与体衬底隔离开；

-背栅极区的导电性与晶体管的沟道的导电性的类型相同。

根据另一个方面，本发明涉及在绝缘体上半导体衬底上制造的集成电路，所述绝缘体上半导体衬底包括根据本发明第一方面的数据通路单元。

根据又一个方面，本发明涉及驱动根据本发明的第一方面的数据通路单元的方法，其中在晶体管处于截止状态的情况下背栅极区被连线到第一电位(potential)，以及在晶体管处于导通状态的情况下背栅极区被连线到第二电位。

根据又一个方面，本发明涉及设计数据通路单元的方法，其中该单元专门适合于其在绝缘体上半导体衬底上制造的集成电路中使用的环境，所述衬底包括通过绝缘层与体衬底分开的半导体材料的薄层，所述方法包括下列步骤：

-为了降低单元电容而减小单元的晶体管的物理宽度；以及

-在晶体管上增加背控制栅极(back control gate)，所述栅极置于体衬底中，从而在导通状态下使用的情况下增加其电导(conductance)。

附图说明

通过阅读本发明的优选实施例的详细描述，可以更清楚的了解本发明的其他特征，目标和优点，所述优选实施例通过非限制性示例的方式参考附图给出，其中：

-图1显示了由执行本发明所引起的传播延时(propagation delay)的可能增益；

-图2是显示背控制栅极的制造的附图；以及

-图3用于比较体衬底上的CMOS数据通路单元和根据本发明第一方面的一个可能的实施例的SeOI衬底上的CMOS数据通路单元。

具体实施方式

本发明涉及包括多个数据通路单元的集成电路。每个数据通路单元是为该电路专门开发的，由此高度适合于其工作环境。

典型的，数据通路单元包括输入级和输出级。其还可以包括连接输入级和输出级的一个或多个中间级。

为了使电路的速度最大化，可以采取多个措施。

首先，将数据通路单元连接到一起的电连线的长度，或者将数据通路单元的级(stage)连接到一起的电连线的长度可以被缩短。从而所述连线具有降低的负载电容和降低的电阻。

还可以装备具有低阻抗的外向级(outward stages)。输出级从而具有对一个或多个输出电连线和后面的数据通路单元的输入级快速充电的足够的导电等级。

这典型的需要使用大晶体管，特别是大宽度的晶体管。