[发明专利]处理器、协处理器、信息处理系统及其方法

说明书

技术领域

本发明涉及信息处理系统，并且具体地，涉及用于执行由不具有操作数的多个指令形成的指令序列的处理器、协处理器、信息处理系统以及用于控制处理器、协处理器和信息处理系统的方法。

背景技术

微处理器具有基本的运算指令(基本指令)。通过组合多个指令，微处理器可以执行期望的操作。为了改善用于具体应用的微处理器的性能，可以添加提供多个所选择的指令的操作的新指令。也就是，通过将多个指令组合为单一指令，可以得到压缩指令的优点。因此，可以提高性能。这是因为减少了所需处理周期(cycle)的数量，并减少了指令的数量。即使当将多个指令成群为单一指令时，仍可以在与基本指令所需的周期数量(通常一个周期)相同的周期数量内执行指令，如果处理负载不是太高的话。然而，如果处理负载高，则即使在将多个指令组合为单一指令之后，指令的周期的数量也可能与多个指令所需的处理周期的数量相同。即使在这样的情况下，仍减少了指令的数量，因此，可以得到可以减少处理周期的数量的如下三个优点。

第一优点是在具有指令高速缓存(cache)的处理器中，可以增加可以针对一个指令高速缓存线而定义的处理量。通常，主要指令高速缓存的容量是几KB。如果将执行大量处理的指令序列取到有限的容量中，则相比于仅仅使用基本指令的情况，可以得到与增大容量时得到的相同的优点。因此，可以增大高速缓存命中率(hit rate)，因此，可以减少处理周期的数量(增大指令高速缓存命中率的优点)。

第二优点是通过循环展开(loop unroll)，可以减少循环处理指令(例如，分支指令)的数量，因此，可以减少处理周期的数量。在循环处理中，大约需要四个指令用于循环条件变量初始化、循环条件变量更新、循环条件变量比较以及分支。例如，在下面讨论四个循环处理。如果循环包括5条基本指令，则生成20条指令(5条指令×4个循环)。在这之后，去除4条循环处理指令。因此通过循环展开来生成总共16条指令。相反，当将五条基本指令组合为单一指令时，仅仅生成包括用于循环的4条单一指令的四个指令。在这样的情况下，指令的数量小于在执行循环展开之前的五条指令、即四个循环处理指令加上将被循环的指令。通常，流水线处理器(pipeline processor)被设计来使得分支指令具有比正常指令多的周期的数量，因为分支指令导致分支操作。因此，即使当指令的数量比循环展开之前的指令的数量大时，仍可以减少处理周期的数量，因为减少了分支指令的执行数(当利用循环展开时获得的优点)。

第三优点是减少了用于取出(fetch)指令的总线访问数，因为减少了程序大小。因此，可以减小总线的拥塞程度，因此，可以减小在多处理器系统中指令取出和数据取出的访问等待时间。也就是，可以间接减少处理周期的数量(减少总线流量的优点)。

如上所述，将多个指令组合为单一指令的优点是明显的。然而，所组合的指令的数量受限，因为操作码的位数量受限，并且减小了指令译码器(decoder)的处理速度。因此，通过对每个应用提供一定数量的成群(grouped)指令，可以实现对特定应用具有改善性能的处理器。

另外，最近几年，开发了执行不具有操作数的指令的计算机(例如，堆栈机(stack machine)和队列机(queue machine))。例如，开发了在图形对象协处理器的像素组合模块中使用堆栈机的信息处理装置(例如，参见日本未实审专利申请公开No.2001-005776并且特别是图9)。

发明内容

在上述现有技术中，通过将多个指令组合为单一指令、或者在堆栈机或队列机中使用不具有操作数的指令，可以压缩指令，因此，可以减少处理周期的数量。

然而，即使当使用这样的技术压缩指令时，也需要分支指令，以提供处理的分支。因此，需要以某种方式来保持或生成分支地址。另外，如果在分支地址上没有强加限制，则很难在指令译码之前确定分支地址的候选者。因此，很难有效地预取出分支目的地。

因此，本发明提供了通过限制分支指令的分支目的地来增加压缩指令的效率的技术。