[发明专利]基于FPGA的Adaline神经网络控制器

权利要求书

1.一种基于FPGA的Adaline神经网络控制器，其特征是采用FPGA处理芯片M1，所述FPGA处理芯片M1连接有EPCS4芯片M2、LED阵列电路M3、信号输入接口M4、信号输出接口M5、电压匹配电路M6、有源晶体振荡器电路M7、程序下载接口M8，以及+5V、+3.3V和+1.8V三路稳压电源电路M9；所述电压匹配电路M6还连接有128×64位点阵式液晶显示屏M10；

以所述FPGA处理芯片M1进行信号接收、权值计算、转移函数计算和系统权值的修改；

在所述FPGA处理芯片M1的内部设置浮点数加减法器、浮点数乘法器、浮点数除法器、函数发生器、存储器和查找表，用于实现Adaline正向算法以及Widrow-Hoff学习规则。

2.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述EPCS4芯片M2的ADSI、nCS、DCLK、DATA引脚分别与FPGA处理芯片M1的对应端口相连。

3.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述LED阵列电路M3的LED1～LED8引脚分别与FPGA处理芯片M1的对应端口相连。

4.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述信号输入接口M4的D0～D31、EN、RST、ENTER引脚分别与FPGA处理芯片M1的对应端口相连。

5.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述信号输出接口M5的Dout0～Dout31引脚分别与FPGA处理芯片M1的对应端口相连。

6.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述电压匹配电路M6的V、CS、R/W、EN、RST、DB0～DB7引脚分别与FPGA处理芯片M1的对应端口相连；所述电压匹配电路M6的Vo、CSo、R/Wo、ENo、RSTo、DB0o～DB7o分别与128×64位点阵式液晶显示屏M10的对应端口相连。

7.根据权利要求1所述的基于FPGA的Adaline神经网络控制器，其特征是所述程序下载接口M8的1、7、8、9脚分别与专用配置芯片M2的DCLK、DATA、nCS、ADSI引脚相连；程序下载接口M8的3、5、6脚分别与FPGA处理芯片M1的C/D、nCON、nCE引脚相连。