[发明专利]基于FPGA的Adaline神经网络控制器

说明书

技术领域

本发明涉及一种神经网络控制装置，具体地说是一种基于FPGA的Adaline神经网络控制器。

背景技术

人工神经网络(Artificial Neural Network，ANN)是一种模仿动物神经网络行为特征，进行分布式并行信息处理的算法数学模型。这种网络依靠系统的复杂程度，通过调整内部大量节点之间相互连接的关系，从而达到处理信息的目的。它的提出是为了解决一些非线性，非平稳，复杂的实际问题。目前，许多人工神经网络模型已经通过软件程序模拟仿真实现，但用于运行程序的个人计算机不能满足目前嵌入式系统的需求。另一方面，人工神经网络的本质是并行分布式信息处理系统，而以DSP为代表的微处理器大多数都是运行于单任务操作系统，并不适合并行计算，因此也不是人工神经网络硬化实现的理想选择。

发明内容

本发明的目的是针对现有的利用软件程序实现神经网络算法所遇到的运行速度慢，效率低，稳定性差的问题，提供一种基于现场可编程门阵列(Field Programmable Gate Array，FPGA)的有利于提高神经网络计算效率和工作稳定性的基于FPGA的Adaline神经网络控制器。

本发明解决技术问题采用如下技术方案

本发明基于FPGA的Adaline神经网络控制器的特点是采用FPGA处理芯片M1，所述FPGA处理芯片M1连接有EPCS4芯片M2、LED阵列电路M3、信号输入接口M4、信号输出接口M5、电压匹配电路M6、有源晶体振荡器电路M7、程序下载接口M8，以及+5V、+3.3V和+1.8V三路稳压电源电路M9；所述电压匹配电路M6还连接有128×64位点阵式液晶显示屏M10；

以所述FPGA处理芯片M1进行信号接收、权值计算、转移函数计算和系统权值的修改；

在所述FPGA处理芯片M1的内部设置浮点数加减法器、浮点数乘法器、浮点数除法器、函数发生器、存储器和查找表，用于实现Adaline正向算法以及Widrow-Hoff学习规则。

本发明基于FPGA的Adaline神经网络控制器的特点也在于：

所述EPCS4芯片M2的ADSI、nCS、DCLK、DATA引脚分别与FPGA处理芯片M1的对应端口相连。

所述LED阵列电路M3的LED1～LED8引脚分别与FPGA处理芯片M1的对应端口相连。

所述信号输入接口M4的D0～D31、EN、RST、ENTER引脚分别与FPGA处理芯片M1的对应端口相连。

所述信号输出接口M5的Dout0～Dout31引脚分别与FPGA处理芯片M1的对应端口相连。

所述电压匹配电路M6的V、CS、R/W、EN、RST、DB0～DB7引脚分别与FPGA处理芯片M1的对应端口相连；所述电压匹配电路M6的Vo、CSo、R/Wo、ENo、RSTo、DB0o～DB7o分别与128×64位点阵式液晶显示屏M10的对应端口相连。

所述程序下载接口M8的1、7、8、9脚分别与专用配置芯片M2的DCLK、DATA、nCS、ADSI引脚相连；程序下载接口M8的3、5、6脚分别与FPGA处理芯片M1的C/D、nCON、nCE引脚相连。

与已有技术相比，本发明有益效果体现在：

本发明采用FPGA为核心，其功能的设计可以由用户采用硬件描述语言以及原理图等输入方式实现，具有与软件编程一样的灵活性，程序或原理图经综合器综合之后可生成专用硬件芯片，相比较软件程序而言，提高了算法的运行速度、加强了系统工作的可靠性。

附图说明

图1是本实用新型中部分电原理示意图。

图2为本实用新型中另一部分电原理示意图。

具体实施方式

参见图1、图2，本实施例基于FPGA的Adaline神经网络控制器包括有FPGA处理芯片M1，以FPGA处理芯片M1分别连接EPCS4芯片M2、LED阵列电路M3、信号输入接口M4、信号输出接口M5、电压匹配电路M6、有源晶体振荡器电路M7、程序下载接口M8，以及+5V、+3.3V和+1.8V三路稳压电源电路M9；电压匹配电路M6还连接有128×64位点阵式液晶显示屏M10。

具体实施中，各芯片之间的连接关系分别是：

EPCS4芯片M2的ADSI、nCS、DCLK、DATA引脚分别与FPGA处理芯片M1的对应端口相连；

LED阵列电路M3的LED1～LED8引脚分别与FPGA处理芯片M1的对应端口相连；