[发明专利]制作半导体器件的方法

说明书

技术领域

本发明涉及半导体器件制造工艺，特别涉及一种制作半导体器件的方法。

背景技术

随着栅极尺寸缩短至几十纳米，栅氧化物层的厚度降至3nm以下，引发了栅极电阻过大、栅泄漏增大以及多晶硅栅出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，金属栅极技术采用具有较低电阻的金属作为栅极，并且采用具有较大介电常数的材料作为栅介电层。

金属栅极技术包括先形成栅（Gate-first）工艺和后形成栅（Gate-last）工艺。Gate-first工艺是指在对硅片进行漏/源区离子注入以及随后的高温退火步骤之后再形成金属栅极，Gate-last工艺则与之相反。由于Gate-first工艺中金属栅极需经受高温工序，因此该工艺可能会引起热稳定性、阈值电压漂移和栅堆叠层再生长等问题，这对于PMOS来说是非常严重的问题。

图1A-1D为采用现有技术的Gate-last工艺形成半导体器件过程中各步骤的剖视图。如图1A所示，提供前端器件结构。首先，提供衬底101，在衬底101上定义器件有源区并完成浅沟槽隔离。接着，在衬底101上形成栅介质层102。然后，在栅介质层102上形成伪栅极103a和103b，并进行离子注入和高温退火工艺形成源极/漏极区域。接着，在伪栅极103a和103b的表面以及源极/漏极区域上形成硅化物层104。最后，在硅化物层104上形成刻蚀停止层105。如图1B所示，在所述前端器件结构上形成金属前介电层（PMD）106。如图1C所示，进行化学机械研磨（CMP）工艺，直至露出伪栅极103a和103b的上表面。如图1D所示，去除伪栅极103a和103b，形成容纳金属栅极的填充开口107a和107b。

通常，分别采用氮化物和氧化物作为刻蚀停止层105和金属前介电层106的主要材料。然而，氧化物相对于氮化物来说硬度小，因此在化学机械研磨工艺过程中，氧化物消耗较多，因此会导致研磨工艺结束后在表面形成凹坑（如图1C所示）。这会对后续工艺产生很大影响，例如导致泄漏电流增大，另外还可能导致填充金属形成金属栅极时，金属进入凹坑内，并在后续的CMP过程中，本该被去除的金属残留在凹坑内。

此外，随着工艺尺寸的不断缩小，相邻栅极之间的间距不断缩短，这将严重影响刻蚀停止层105和金属前介电层106的填充能力。通常，采用深宽比（Aspect Ratio，AR）来表征材料层的填充能力。所述深宽比为材料层所填充的相邻栅极之间的间隙的深度与与栅极的宽度的比值。深宽比越小，材料层的填充能力越好；深宽比越大，填充能力越差。当工艺尺寸减小导致相邻栅极之间的间距缩短时，各材料层的填充能力下降，因此会导致所填充的间隙底部形成孔洞。该孔洞形成在金属前介电层106中会影响该层的介电常数，形成在刻蚀停止层105中会影响刻蚀过程中的选择比，上述两种影响都会进一步影响着后续工艺，进而影响半导体器件的性能。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中的问题，本发明提出一种半导体器件的制作方法，包括：提供前端器件结构，所述前端器件结构包括衬底、在所述衬底上的栅介质层、在所述栅介质层上的伪栅极、以及覆盖所述栅介质层和所述伪栅极的刻蚀停止层；在所述前端器件结构上形成金属前介电层；平坦化所述金属前介电层至露出所述刻蚀停止层的上表面；在所述金属前介电层和所述刻蚀停止层上形成掩膜层和具有开口图案的光刻胶层，所述开口图案与所述伪栅极对齐；以所述光刻胶层为掩膜对所述掩膜层进行刻蚀；以刻蚀后的掩膜层为掩膜对所述刻蚀停止层进行刻蚀，至露出所述伪栅极的上表面；去除所述刻蚀后的掩膜层；以及去除所述伪栅极，以形成填充开口。

优选地，所述刻蚀停止层具有张应力。

优选地，所述半导体器件为PMOS器件、NMOS器件或CMOS器件。

优选地，N型区域内的所述刻蚀停止层具有张应力，P型区域内的所述刻蚀停止层具有压应力。

优选地，所述张应力为0-2GPa，所述压应力为0-4GPa。

优选地，所述前端器件结构还包括硅化物层，所述硅化物层形成在所述栅介质层上和所述伪栅极的侧壁与所述刻蚀停止层之间。

优选地，所述掩膜层的材料为无定形碳。

优选地，所述伪栅极的材料为多晶硅。