[发明专利]用于制作嵌入式锗硅应变PMOS器件结构的方法

说明书

技术领域

本发明涉及半导体制造工艺，且具体而言，涉及一种用于制作嵌入式锗硅应变PMOS器件结构的方法。

背景技术

目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管（CMOS）的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管（PMOS）和N型金属氧化物半导体场效应晶体管（NMOS）分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅（SiGe）技术（以下称为eSiGe技术）由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。目前，存在两种锗硅应力引入技术，一种是在PMOS晶体管的源/漏区形成锗硅应力层，另一种是在栅极结构的正下方、在沟道区中形成锗硅应力层。

然而，在外延生长和其他集成工艺过程中，在SiGe/Si界面处会产生缺陷，尤其是在SiGe应力层中Ge原子百分比含量较高时。这些缺陷将会使沟道内的应力减弱，从而影响PMOS晶体管的性能。而且，这些缺陷还会使源/漏区与N阱（或衬底）之间的PN结漏电流增加，从而使PMOS晶体管的性能进一步恶化。目前，要减小缺陷产生的概率主要着眼于控制SiGe中Ge的百分比含量以及热处理优化工艺。其中，虽然减小SiGe中Ge原子百分比含量会使缺陷减少，但也会使对沟道区施加的应力减小，从而不能有效提高空穴迁移率。而热处理优化工艺在减少缺陷方面的效果也非常有限。

因此，鉴于以上原因，急需开发一种用于制作嵌入式锗硅应变PMOS器件结构的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

在现有的锗硅外延生长技术中，在抑制SiGe/Si界面处缺陷生成的同时无法保证形成的锗硅应力层对PMOS器件的沟道区所施加的压应力免受不利影响。

为解决上述问题，本发明提供一种用于制作嵌入式锗硅应变PMOS器件结构的方法，所述方法包括：提供前端器件结构，所述前端器件结构包括半导体衬底，所述半导体衬底中形成有凹槽；通过第一次选择性外延生长在所述凹槽中形成含碳锗硅应力层；以及通过第二次选择性外延生长在所述含碳锗硅应力层上形成无碳锗硅应力层。

优选地，所述第一次选择性外延生长和所述第二次选择性外延生长选自LPCVD、VLPCVD、PECVD、UHVCVD、RTCVD、APCVD和MBE中的一种。

优选地，所述第一次选择性外延生长是在550~880摄氏度的温度下进行的。 

优选地，所述第二次选择性外延生长是在550~880摄氏度的温度下进行的。

优选地，所述第一次选择性外延生长和所述第二次选择性外延生长是在同一个工艺反应腔中进行的。

优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH₄、GeH₄和CH₃SiH₃。

优选地，形成所述含碳锗硅应力层所使用的源气体包含Si₂H₆、GeH₄和CH₃SiH₃。

优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH₄、Ge₂H₆和CH₃SiH₃。

优选地，形成所述含碳锗硅应力层所使用的源气体包含或Si₂H₆、Ge₂H₆和CH₃SiH₃。

优选地，形成所述含碳锗硅应力层所使用的源气体包含SiH₄、GeH₄和CH₄。