[发明专利]MOS器件的制作方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种MOS器件的制作方法。

背景技术

随着半导体技术的飞速发展，半导体器件特征尺寸逐渐减小，对芯片制造工艺也相应提出了更高的要求。在小尺寸的MOS器件中，为了减小氮化硅侧壁所产生的应力问题，晶体管栅极的侧壁通常采用氧化硅-氮化硅-氧化硅(ONO)夹层结构。其中，氧化硅与多晶硅材质的栅极之间具有较低的应力以及较好的粘附性，所述ONO侧壁能够实现对栅极更为良好的保护。更多关于具有ONO侧壁的MOS器件的制作方法可以参见专利号为ZL2006101168433的中国专利。图1至图5为上述MOS器件制作方法部分步骤的剖面示意图。

如图1所示，提供半导体衬底10，在所述半导体衬底10上依次形成栅介质层11以及多晶硅层12。其中，所述半导体衬底10可以为单晶硅衬底，所述栅介质层11的材质可以为氧化硅。所述栅介质层11与多晶硅层12均可以采用化学气相沉积形成。

如图2所示，刻蚀多晶硅层12以及栅介质层11，形成栅极13。具体包括，使用光刻胶掩模，定义栅极的形成位置，依次刻蚀所述多晶硅层12以及栅介质层11，直至露出所述半导体衬底10，剩余的栅介质层11及其表面的多晶硅层12构成MOS器件的栅极13。

如图3所示，采用热氧化工艺，形成所述ONO结构的第一层氧化硅薄膜14。所述第一层氧化硅薄膜14由栅极13上的多晶硅以及半导体衬底10上的单晶硅氧化形成。

现有技术存在如下问题：一方面，在刻蚀多晶硅层12以及栅介质层11形成栅极结构13时，容易对半导体衬底10产生过刻蚀；另一方面，通过热氧化形成所述第一层氧化硅薄膜14时，所述栅极13上的多晶硅以及半导体衬底10上的单晶硅均会有所消耗；上述两方面因素造成半导体衬底10的表面厚度存在一定的损失，上述厚度损失在大特征尺寸器件的制造工艺中可以忽略不计，但在小特征尺寸器件中，则会存在一定问题。

进一步如图4所示，在栅极13两侧的半导体衬底10表面，形成所述第一层氧化硅薄膜14后，所述半导体衬底10的表面高度将降低，上述现象称之为硅凹陷(Silicon recess)。所述硅凹陷将使得栅极13底部，也即栅介质层11底部与沟道之间，存在一定距离H。在小特征尺寸的MOS器件中，所述距离H将使得栅极13对沟道的控制能力降低，而导致晶体管的阈值电压升高，从而影响MOS器件的电性能。

发明内容

本发明的目的在于提供一种MOS器件的制作方法，改善小特征尺寸下，MOS器件中的硅凹陷所带来的问题。

本发明提供的一种MOS器件的制作方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底的表面形成硬掩模层；

刻蚀所述硬掩模层以及半导体衬底形成第一凹槽，所述第一凹槽的底面低于半导体衬底的表面，两者之间具有高度差；

在所述第一凹槽底部半导体衬底表面形成栅介质层；

填充所述第一凹槽形成栅电极；去除所述硬掩模层；

采用热氧化工艺在半导体衬底表面形成薄膜氧化层；所述薄膜氧化层的底面高于所述栅介质层的底面，或与之平齐。

可选的，所述硬掩模层为氮化硅。所述硬掩模层采用化学气相沉积工艺形成，厚度范围为

所述刻蚀所述硬掩模层以及部分半导体衬底形成第一凹槽包括：

在硬掩模层的表面形成光刻胶图形；

以所述光刻胶图形为掩模刻蚀所述硬掩模层，直至露出半导体衬底；

继续刻蚀半导体衬底，刻蚀深度等于所述高度差。

可选的，所述高度差为5nm～50nm。所述第一凹槽的宽度范围为所述在第一凹槽内形成栅介质层采用热氧化工艺或化学气相沉积工艺。

所述在第一凹槽内形成栅电极包括：采用化学气相沉积工艺在硬掩模层的表面形成多晶硅层，且所述多晶硅层填满第一凹槽；采用化学机械研磨工艺减薄所述多晶硅层，直至露出硬掩模层。

可选的，所述去除硬掩模层采用选择性湿法刻蚀工艺。具体的，所述去除硬掩模层采用热磷酸。

可选的，所述薄膜氧化层的厚度范围为5nm～50nm。

与现有技术相比，本发明具有以下优点：栅极的底部低于半导体衬底表面，具有高度差；且使得热氧化形成薄膜氧化层时，半导体衬底损失的厚度不大于所述高度差，从而消除栅极底部与沟道之间的间距，进而避免了硅凹陷对MOS器件电性能的影响。

附图说明