[发明专利]半导体沟渠与双沟渠的制造方法及用以隔离元件的结构

说明书

技术领域

本发明涉及一种半导体结构及其制造方法，特别是涉及一种具有不同深度的双隔离结构或双沟渠结构及其制造方法。

背景技术

在集成电路蓬勃发展的今日，元件缩小化与积集化是必然的趋势，也是各界积极发展的重要课题。当元件尺寸逐渐缩小，积集度逐渐提高，元件间的隔离结构也必须缩小，因此元件隔离技术的困难度也逐渐增高。

以目前隔离技术来说，由于浅沟渠隔离结构(shallow trench isolation，STI)具有容易调整大小的优点，并且可避免传统区域氧化(LOCOS)法隔离技术中鸟嘴侵蚀的缺点，因此，其对于次半微米或以下的金属氧化物半导体工艺而言，是一种较为理想的隔离技术。

此外，因应记忆体元件的阵列区及周边区的不同应用，其所需要的隔离结构的深度也不相同。一般而言，周边区的浅沟渠隔离结构的深度会远大于阵列区的浅沟渠隔离结构的深度。因此，在制作此种具有不同深度的双隔离结构时，通常需要至少两道微影工艺来完成上述需求，工艺复杂且耗费成本。

由此可见，上述现有的记忆体元件中具有不同深度的双隔离结构的制造方法及隔离结构在制造方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体沟渠与双沟渠的制造方法及用以隔离元件的结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的主要目的在于，克服现有的记忆体元件中具有不同深度的双隔离结构的制造方法及隔离结构存在的缺陷，而提供一种新的半导体沟渠与双沟渠的制造方法及用以隔离元件的结构，所要解决的技术问题是使其仅需要一道微影工艺来制作具有不同深度的双隔离结构，工艺简单且节省成本，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体沟渠的制造方法。首先，提供基底，基底具有周边区及阵列区。然后，在基底上形成罩幕层，罩幕层具有曝露周边区的基底的第一开口及曝露阵列区的基底的第二开口。接着，在第一开口的侧壁形成第一间隙壁。之后，以罩幕层及第一间隙壁为罩幕，在周边区的基底中形成凹陷。然后，在第二开口的侧壁形成第二间隙壁，并移除部分第一间隙壁以曝露出凹陷的顶角。接下来，以罩幕层、第一间隙壁及第二间隙壁为罩幕，移除部分基底，以在周边区的基底中形成第一沟渠以及在阵列区的基底中形成第二沟渠。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体沟渠的制造方法，其中所述的第一开口大于第二开口。

前述的半导体沟渠的制造方法，其中于上述第一开口的侧壁形成第一间隙壁的步骤包括：在基底上形成介电材料层，介电材料层的厚度大于第二开口的一半宽度；以及移除部分介电材料层，直到曝露出罩幕层的表面，其中剩余的介电材料层在第一开口的侧壁形成第一间隙壁并填满第二开口。

前述的半导体沟渠的制造方法，更包括在第一沟渠及第二沟渠中填入第一介电层，其中介电材料层与第一介电层的材料相同。

前述的半导体沟渠的制造方法，其中在形成上述第一沟渠及第二沟渠的步骤之后以及填入第一介电层的步骤之前，本发明的方法更包括：移除第一间隙壁及第二间隙壁；以及在第一沟渠及第二沟渠的表面形成衬层。

前述的半导体沟渠的制造方法，其中所述的第一开口及第二开口曝露的基底的表面低于罩幕层的底面。

前述的半导体沟渠的制造方法，其中所述的第一沟渠具有至少三阶的剖面，且第二沟渠具有至少二阶的剖面。

前述的半导体沟渠的制造方法，其中所述的第一沟渠的深度为第二沟渠的深度的2～3倍。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种具有不同深度的双沟渠的制造方法。首先，提供基底，基底具有第一区及第二区。然后，在基底上形成罩幕层，罩幕层具有曝露第一区的基底的第一开口及曝露第二区的基底的第二开口。接着，在第一开口的侧壁形成第一间隙壁并在第二开口中填满第一介电层。以罩幕层及第一间隙壁为罩幕在于第一区的基底中形成凹陷。之后，移除部分第一介电层，以在第二开口的侧壁形成第二间隙壁，并移除部分第一间隙壁以曝露出凹陷的顶角。然后，以罩幕层、第一间隙壁及第二间隙壁为罩幕，移除部分基底，以在第一区的基底中形成第一沟渠以及在第二区的基底中形成第二沟渠。