[实用新型]混频器有效

专利信息
申请号: 201020548496.3 申请日: 2010-09-29
公开(公告)号: CN201898478U 公开(公告)日: 2011-07-13
发明(设计)人: 李琛;王勇;何波;皮常明 申请(专利权)人: 上海集成电路研发中心有限公司
主分类号: H03D7/14 分类号: H03D7/14
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 郑玮
地址: 201210*** 国省代码: 上海;31
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摘要:
搜索关键词: 混频器
【说明书】:

技术领域

实用新型属于射频集成电路领域,涉及一种混频器,具体为一种超低功耗、高线性度、低噪声的混频器。

背景技术

快速增长的无线通信市场使得无线通信技术向着低成本、低功耗、高集成度的方向发展,其中功耗问题尤为突出,在进入0.13μm、90nm技术节点后,单位面积上的功耗密度急剧上升,因此,功耗已经成为集成电路中继传统两个要素--速度、面积后的又一个关键要素。然而低功耗的要求势必对电路设计提出了更多的挑战。比如,许多收发机的应用决定我们设计的芯片必须具备超低功耗的要求,但是,在集成电路设计中,低功耗的设计和芯片的性能是往往是一对折衷,例如在混频器中,其噪声系数、增益的优化与功耗的要求往往是一对矛盾。因此,在集成电路芯片设计中,需要始终把超低功耗作为重要的设计指标来考量,在确保系统性能的前提下实现超低功耗的要求。

混频器(Mixer)是无线通信系统射频接收机前端的关键模块,在接收并下变频信号的过程中起着关键性的作用。不同的接收机系统架构,包括外差结构、直接下变频结构、低中频结构等都需要一个能将射频(RF)频率下变频到基带中频(IF)频率的电路模块,这一关键电路模块的功能由混频器来实现,因此混频器的增益、噪声、线性度等都将直接影响着整个接收机的性能。

图1为现有技术中一种常用混频器的电路结构图,如图1所示,其工作原理为:射频端的射频信号经NMOS晶体管M4送至开关管M2与M3,开关管M2与M3将射频信号与本征频率信号(LO_P与LO_N)混频后输出中频信号(IF_N 与IF_P)。

然而,由于上述混频器如果需要达到较高的增益,势必导致其功耗较高,不利于低功耗的集成电路设计,并且一个高性能的混频器不仅需要具有足够好的转换增益,使得信号在下变频的过程中同时被有效放大,而且需要具备足够低的噪声和线性度,使得混频器对整个系统有着优越的性能贡献,因此如何设计低功耗且具有更高线性度与更低噪声的混频器成为目前亟待解决的问题。

实用新型内容

为克服上述现有技术存在的混频器功耗较高的问题,本实用新型的主要目的在于提供一种低功耗混频器,其通过使上级预放大器与下级混频器共用电源,可以在较低功耗下实现更大的增益,且本实用新型实现了更低噪声与更高线性度的目的。

为达上述及其它目的,本实用新型一种混频器,至少包含:

混频器主电路,采用上下级级联的两级混频器结构,包含连接一电源的上级预放大器与下级混频器,该上级预放大器为上级结构,用于对射频端输入的射频信号进行放大后输出至该下级混频器,该下级混频器为下级结构,用于接收放大后的该射频信号,并将其与本征频率信号进行混频,转换成双端差分信号。

进一步地,本实用新型混频器还包括一中频放大电路,其具有两个输入端和两个输出端,用于接收该双端差分信号进行第二次放大,输出双端的中频信号。

进一步地,该两级混频器结构为电流复用的上下级级联的两级混频器结构。

该上级预放大器与该下级混频器的连接点为虚地点。

该上级预放大器进一步包括漏极相接的PMOS晶体管与第一NMOS晶体管,该PMOS晶体管源极接电源,该第一NMOS晶体管栅极连接该射频端,源极与该下级混频器连接。

进一步地,该PMOS晶体管与该第一NMOS晶体管的连接点通过一交流耦合电容连接至该下级混频器。

进一步地,该下级混频器为单端转双端的吉尔伯特混频器。

进一步地,该下级混频器进一步包括第二NMOS晶体管、第一开关管以及第二开关管,该第二NMOS晶体管栅极与该交流耦合电容相接以接收放大后的该射频信号,并通过漏极输出至该第一开关管与该第二开关管,该第一开关管与第二开关管分别连接该本征频率信号与该中频放大电路的两个输入端,用于将该本征信号与放大后的射频信号进行混频后形成该双端差分信号输出至该中频放大电路。

进一步地,该第一开关管与该第二开关管为NMOS晶体管,其漏极分别通过一负载连接至该上级预放大器,该第一开关管与该第二开关管的栅极分别接该本征频率信号,漏极还连接至该中频放大电路的两输入端。

进一步地,该第一NMOS晶体管、该第一开关管以及该第二开关管均采用自偏置结构。

进一步地,该中频放大电路为一运算放大器,该运算放大器正输入端接该第一开关管漏极,负输入端接该第二开关管的漏极。

进一步地,该第一开关管与该第二开关管的源极之间设置串连的第六电阻与第七电阻,该第六电阻与该第七电阻的连接点接至该第二NMOS晶体管漏极。

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