[实用新型]用于低功耗VLSI的PN混合下拉网络多米诺异或门

说明书

技术领域

本实用新型涉及一种低功耗高性能电路，具体来说是一种应用PN混合下拉网络的多米诺异或门，属于集成电路应用领域。

背景技术

多米诺电路以其速度快、面积小的优良特性，被广泛应用于处理器的关键路径部分和存储器中，是高性能处理器和存储器最主流的动态逻辑电路。多米诺电路是CMOS电路的一个重要分支，可分为N和P两种类型。标准的N型多米诺异或门如图1所示，工作原理如下：当时钟信号clock＝0时，为预充阶段，Pc1导通，动态结点被预充到高电平V_dd；当clock＝1时，为求值阶段，Pc1管关闭，动态结点视下拉网络有条件地放电：如果下拉网络存在从动态结点到地的直流通路，那么动态结点对地放电至低电平；否则，动态结点将借助于保持管Pk保持高电平值V_dd，直到下一周期。标准的P型多米诺异或门如图2所示，电路的工作原理与N型相反：当时钟信号clock＝1时，为电路的预放电阶段，Nc2导通，动态结点被放电到低电平Gnd；当clock＝0时，为求值阶段，Nc2管关闭，动态结点视上拉网络有条件地充电：如果上拉网络存在从动态结点到电源V_dd的直流通路，那么动态结点充电至高电平；否则，动态结点将借助于保持管Nk保持低电平Gnd，直到下一周期。由工作原理可以看出，当输入为两组正反双向信号时，它们均能实现的功能。

由于电子的迁移率远远大于空穴的迁移率，所以N型多米诺异或门的求值速度明显优于P型多米诺异或门。但是P型多米诺异或门产生的栅极漏电流较小，这是因为，NMOS管的栅极漏电流主要由导带中的电子隧穿引起的，PMOS管的栅极漏电流主要是由价带中的空穴隧穿产生的。价带的势垒高度要远远大于导带的势垒高度，所以PMOS管的栅极漏电流小的多。因此，与N型多米诺异或门相比，P型多米诺异或门的漏电流特性较好。总的来说，N型结构速度快、功耗大；P型结构速度慢、功耗小。

但是，对于多米诺异或门而言，无论是N型还是P型结构，还存在着一个问题，即输入必须为正反双向信号，这就要求电路中采用反相器逻辑来达到设计目的。反相器的采用，一方面将消耗大量功耗，占用了版图面积；另一方面，由于反相器固有的时间延迟，反向信号与正向信号将产生偏差。

发明内容

本实用新型的目的是建立PN混合下拉网络，从而有效的降低多米诺异或门的功耗，提高异或门的性能。

PN混合型下拉网络多米诺异或门在多米诺电路的下拉网络中混合采用了NMOS和PMOS晶体管。当输入为(0，0)或(1，1)时，输出为0；当输入为(0，1)或(1，0)时，输出为1，从而省去了反相器利用单向正输入信号实现了逻辑。PN混合型下拉网络多米诺异或门包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和混合下拉网络。

PN混合型下拉网络多米诺异或门中，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。

上述的用于低功耗VLSI的PN混合下拉网络多米诺异或门中，混合下拉网络中的两个NMOS管，每个管的一端接PMOS管，每个管的另一端接动态结点，两个PMOS管另一端接时钟管；或是混合下拉网络中的两个PMOS管，每个管的一端接NMOS管，每个管的另一端接动态结点，NMOS管另一端接时钟管，两种拓朴结构都可以实现异或逻辑。

上述的用于低功耗VLSI的PN混合下拉网络多米诺异或门中，晶体管的宽长比W/L，可以调节，以得到低功耗，高性能的异或门。

上述用于低功耗VLSI的PN混合下拉网络多米诺异或门可以省去时钟管，即混合下拉网络直接接地。

上述的用于低功耗VLSI的PN混合下拉网络多米诺异或门，如果在静态反向器之后再加入一个静态反向器，逻辑门将变为同或逻辑。

与传统的多米诺电路相比，本实用新型可以取得如下有益效果：

一是由于新型异或门不需要采用反相器提供反向输入信号，因此消除了反相器对功耗和信号偏差的影响，实现了低功耗高性能逻辑门的设计；

二是由于采用了PN混合下拉网络结构，提出的异或门既具有N型多米诺异或门速度快的优点，又具有P型多米诺异或门漏功耗低的优点；

三是由于省去了输入反相器，从而节约了版图面积。

附图说明：

图1标准的N型多米诺异或门示意图；

图2标准的P型多米诺异或门示意图；

图3两输入用于低功耗VLSI的PN混合下拉网络多米诺异或门第一种结构示意图；

图4两输入用于低功耗VLSI的PN混合下拉网络多米诺异或门第二种结构示意图；