[实用新型]减小制作工艺对弯曲电阻阻值影响的电阻结构

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种减小芯片上制作工艺对弯曲电阻阻值影响的电阻结构。

背景技术

随着人们对芯片的要求越来越高，在芯片的应用过程中，人们希望芯片不仅功能正确无误，更是提高了对芯片性能上的要求。电阻是用来提供明确的或者可控的电阻值，它们在芯片的许多模块中都有广泛的应用，起到如限流或分压的作用。如果电阻值做的不是很精确，误差太大的话，对芯片的性能有很大的制约和影响，甚至有可能会造成芯片功能的错误。

而对于芯片来说面积的大小决定着该项目的成本问题，故有时为了减少芯片的面积，或出于对芯片上元件的整体布局的考虑，电阻需要设计成弯曲的形状。然而电阻在折弯布置后，由于电阻在芯片上制作的工艺是相对固定的，其弯曲处的电阻阻值与设计的阻值间可能会产生误差，从而导致整个电阻的阻值发生变化。因此，为减少芯片上的制作工艺对弯曲电阻值的影响，需要考虑通过改变电阻在芯片上布置结构以减少弯曲对电阻阻值的影响，从而解决弯曲电阻在经过在芯片上的制作工艺后出现的电阻值较大变化的技术问题。

发明内容

本发明的目的在于提出一种减小制作工艺对弯曲电阻阻值影响的电阻结构，在不改变电阻在芯片上的制作工艺的条件下，这种电阻结构能有效的减小对电阻阻值的影响，同时，能合理利用并且尽可能减小电阻所占用的芯片面积。

为实现上述目的，本发明提出如下技术方案：减小制作工艺对弯曲电阻阻值影响的电阻结构，在电阻弯曲布置于芯片上时，其弯折处形成有第一弯折区，第二弯折区，以及形成于第一弯折区和第二弯折区间的弯折相间区；该弯折相间区的面积大于或等于0.5个方块。

其中，所述电阻具有两个电阻头，每一电阻头与弯折的电阻体间的距离不小于电阻弯折相间区上的电阻体间的间距。

所述电阻的两个电阻头延伸至电阻的弯折阵列之外。

所述电阻的两个电阻头在电阻的弯折阵列之外相向靠近延伸而成。

所述第一弯折区和第二弯折区的面积为接近于0.56个方块。

所述电阻经过至少一次的90度弯折。

本发明所揭示的减小弯曲对电阻阻值影响的电阻结构，在不改变芯片上电阻制作工艺的条件下，有效地减少制造过程中对弯曲电阻阻值的影响，且可靠性高，能合理利用芯片的面积且所占的芯片面积小。

附图说明

图1为本发明第一种弯折方式的电阻结构示意图；

图2为本发明第二种弯折方式的电阻结构示意图；

图3为本发明改良前的一种弯折方式的电阻结构示意图；

图4A为本发明带电阻头的电阻改良前的弯折方式的示意图；

图4B为本发明第一种带电阻头的电阻的弯折方式的示意图；

图4C为本发明第二种带电阻头的电阻的弯折方式的示意图。

具体实施方式

在芯片上布置电阻时，由于受芯片面积的限制或考虑整体布局等因素的影响，常常需要将电阻进行弯折布置，而为减小在芯片制作工艺如蚀刻中对弯曲电阻阻值的影响，本使用新型的设计者在反复实验及大量分析和研究的基础上，提出了本发明所揭示的电阻结构。

图1所示为本发明所揭示的第一种弯折方式的减小弯曲对电阻阻值影响的电阻结构，如图示，电阻经过了90度弯折时，其弯折处形成第一弯折区A1，第二弯折区A2，以及形成于第一弯折区A1和第二弯折区A2间的弯折相间区B1，其中该弯折相间区B1的面积要大于或等于0.5个方块，即B1≥0.5square，第一弯折区A1和第二弯折区A2的面积以0.56个方块为佳，如此则可以准确的匹配弯曲电阻的电阻值，也可以减少制作过程中蚀刻造成弯曲电阻角度的错误，从而减少蚀刻对电阻值的影响。防止实际做出来的电阻值和设计电路时的电阻值有很大的误差，从而影响芯片的功能及性能。

图2所示为本发明所揭示的第二种弯折方式的减小弯曲对电阻阻值影响的电阻结构，如图示，电阻经过两次90度的弯折时，其弯折处也形成了第一弯折区A11，第二弯折区A22，以及形成于第一弯折区A1和第二弯折区A2间的弯折相间区B2。同理，弯折相间区B2的面积要大于或等于0.5个方块，即B2≥0.5square，第一弯折区A11和第二弯折区A22的面积以0.56个方块为佳。

而图3所示的电阻经过90度弯折后，其弯折处的弯折相间区的面积B3小于0.5个方块，即B3＜0.5square，因此，图3所示的电阻的弯曲结构不符合本发明的要求。