[发明专利]基于延迟锁定回路具有时钟回复单元的接收器

说明书

技术领域

本发明涉及一种显示驱动系统的接收器，尤其涉及一种基于延迟锁定回路具有时钟回复单元的接收器，其中，排除相位锁定回路(PLL)结构而利用时钟回复单元，其仅使用延迟锁定回路(DLL)结构而不使用用于产生参考时钟信号的独立振荡器来实现，从而嵌入数据信号之间的时钟信号可回复至相同准位。

背景技术

通常，显示装置包括时序控制器，其处理影像数据并产生时序控制信号，从而驱动用于显示影像数据的面板，以及数据驱动器，其使用影像数据和时序控制器所传送的时序控制信号来驱动面板。

用于传输欲显示的影像数据的接口，是在时序控制器和数据驱动器之间，包括多点信号传输接口，其中多个数据驱动器共享一数据信号线和一时钟信号线，点对点差分信号传输(PPDS)接口，其中数据差分信号和时钟差分信号独立地提供至各个数据驱动器，以及接口，其中数据和时钟信号是分为多个准位，而具有时钟信号嵌入其间的数据差分信号，是透过独立信号线从时序控制器传输至数据驱动器。

本申请人已在韩国专利申请第10-2008-0102492号中提出一种接口，其中使用单一准位信号，其具有相同准位嵌入数据信号之间的时钟信号，而数据和时钟信号藉由独立的单一信号线一同传送，从而数据和时钟信号可以藉接收器而回复。

在所述界面中，用于透过各个独立的信号线将具有时钟信号嵌入其中的数据差分信号传输至数据驱动器，传送器产生传送信号，其对应至各个数据位并且周期地转变。周期的转变可藉由预定数量的数据位间插入的虚设位而发生。也就是说，由于数据位之前和之后立即传送的部分具有与数据位不同的值，因此发生周期的转变。在此情况下，由于数据驱动器中所提供的接收器无法接收独立的时钟信号，为了接收嵌有时钟信号的数据差分信号并回复原始数据，嵌入数据信号之间的时钟信号应从所接收的差分信号回复。

因此，接收器应提供有回复电路，用于回复时钟信号，可了解的是，在传统技术中，这种时钟回复电路具有PLL结构。也就是说，因为需要接收器内部的振荡器所产生的作为时钟信号的参考时钟信号以回复接收的数据，可了解的是时钟信号回复单元透过PLL而配置，其具有产生参考时钟信号的振荡器。

如韩国专利第868299号中所揭露的，数据驱动器中所提供的传统接收器包括时钟产生单元，其用以产生从通过信号线所接收的差分信号的周期转换中接受的时钟信号，以及取样器，其用以依据接收的时钟信号和回复数据位来取样差分信号。

时钟产生单元包括转换侦测电路，用以输出对应至接收到的差分信号的周期转换以及回馈时钟信号的转换之间的时间差的信号，以及振荡器，用以改变回馈时钟信号和接收的时钟信号的相位，以响应从转换侦测电路输出的信号。

转换侦测电路的配置方式为振荡器的振荡频率利用初始同步后输入的时钟信号确定，并且当之后输入数据时，转换侦测器的操作中断或者再启动。在此情况下，当初始同步后，输入的时钟信号产生致能信号，由于在除了致能信号间隔的时间间隔期间，不存在时钟边缘，因此在接收的时钟信号的产生上没有影响。

因此，在时钟产生单元配置中，由虚设位所构成的接收信号的上升沿或下降沿识别为其中致能信号具有高逻辑准位的间隔期间的转换，而不识别为其中致能信号具有低逻辑准位的间隔期间的转换，从而振荡器所产生的接收的时钟信号的频率和相位利用虚设位从周期转换中偏离。

从而，传统的时钟产生单元是根据PLL结构而配置，该结构具有的特征为振荡器中的回馈信号在初始同步之后再一次输入至振荡器，以产生致能信号。

然而，根据PLL结构而配置的传统的时钟产生单元，所具有的问题在于作为内部回馈回路的PLL中，颤动连续累计。

又，传统的时钟产生单元可不仅具有DLL的特征，其中接收的信号直接在初始同步中输入至振荡器以产生致能信号，还具有PLL的特征，其中振荡器中的回馈信号在初始同步之后输入至振荡器以产生致能信号。

然而，传统的时钟产生单元，在初始同步中藉由DLL结构并在初始同步之后利用PLL结构操作，存在的问题是振荡频率和相位由于在操作期间回路的变化而易于歪曲。

再者，由于初始同步之后利用PLL结构产生致能信号，仍旧导致在内部回馈回路的PLL中颤动连续累计的问题。

发明内容