[发明专利]减少存储器装置中的泄漏电流

说明书

技术领域

实施例涉及一种存储器系统。具体来说，实施例涉及在一休眠模式期间减少存储器装置中的泄漏电流。

背景技术

并入有集成电路(例如专用集成电路(ASIC))的电子装置常常使用省电技术来减少电力消耗且借此实现延长的电池寿命。举例来说，小型便携式装置(例如移动电话和个人数字助理(PDA))通常并入有用于实施非活动模式以限制逻辑电路的电力消耗的电路。非活动模式可包括待机模式、低电力模式和休眠模式。

数字电路中(且更具体来说，互补金属氧化物半导体(CMOS)电路中)的电力耗散大致与供应电压的平方成比例。因此，用以实现低电力性能的有效方式是按比例缩减供应电压。ASIC上的CMOS电路能够在显著减少的电力电平下操作。然而，为了避免传播延迟的增加，还减少CMOS装置的阈值电压。

阈值电压的减少通常归因于金属氧化物半导体(MOS)装置的亚阈值泄漏电流的改变而导致待机电流的增加。流过“断开”晶体管的泄漏电流倾向于随着装置的阈值电压减少而按指数增加。因此，在非活动模式中保持延长的时间周期的电子装置(例如移动电话和PDA)可展现显著泄漏电流，且在非活动模式期间导致对电池电力的不合意的消耗。

为了在待机模式期间减少泄漏电流，一些ASIC包括电连接于CMOS电路的低电压阈值(LVT)逻辑门与电力轨或接地轨之间的头开关或脚开关。头开关为定位于ASIC核心或块的局部电力网格布线(local power mesh routing)与最高层级电力网格布线(top-level power mesh routing)之间的高电压阈值(HVT)正沟道金属氧化物半导体晶体管。脚开关为定位于局部接地网格布线与最高层级接地轨/网格之间的HVT NMOS晶体管。

在非活动模式期间，断开头开关或脚开关以使LVT逻辑门与电力/接地供应器断开且借此使电力轨“崩溃”。因为头开关或脚开关具有高阈值电压，所以通过头开关或脚开关从电力供应器所汲取的泄漏电流的量相对于原本流过LVT逻辑门的泄漏电流实质上有所减少。在活动模式期间，接通头开关或脚开关以将电力供应器和接地连接到LVT门。因此，在活动模式期间，LVT逻辑门是由实质上相同的电压供电，如同其直接连接到电力供应器和接地一样。

针对大逻辑单元阵列在全局基础上实施头开关或脚开关电路以使电力轨崩溃可相对复杂。头开关/脚开关实施方案的常规方法已依赖于特殊布线且定制分析和设计工具。包括用以馈送头开关和脚开关的额外电力布线、显著面积额外开销、难管理的IR电压降、信号路由适应、针对标准工具流程和方法的复杂化，和连接线(feed-through)的使用的许多问题进一步增加常规头开关和脚开关实施方案的复杂性。

发明内容

实施例是针对减少在休眠模式期间存储器装置中的电流泄漏。

一实施例可包括一种存储器装置，其包含：存储器核心阵列，其包括多个位线；外围逻辑，其经配置以与所述存储器核心阵列介接；至少一个脚开关，其经配置以隔离所述外围逻辑；以及头开关，其经配置以使预充电电流路径与到所述存储器核心阵列的所述多个位线的供应电压隔离。

另一实施例可包括一种减少存储器装置中的泄漏电流的方法，其包含：进入休眠模式；在所述休眠模式期间用脚开关使所述外围逻辑与接地电压隔离；以及在所述休眠模式期间用头开关隔离到所述存储器核心阵列内所包括的多个位线的预充电电流路径。

另一实施例可包括一种存储器装置，其包含：用于接收休眠模式信号以进入休眠模式的装置；用于在所述休眠模式期间使外围逻辑与接地电压隔离的装置，所述外围逻辑经配置以与存储器核心阵列介接；以及用于在所述休眠模式期间使预充电电流路径与所述存储器核心阵列内所包括的多个位线隔离的装置。

另一实施例可包括一种减少存储器装置中的泄漏电流的方法，所述方法包含：用于进入休眠模式的步骤；用于在所述休眠模式期间用脚开关使所述外围逻辑与接地电压隔离的步骤；以及用于在所述休眠模式期间用头开关隔离到所述存储器核心阵列内所包括的多个位线的预充电电流路径的步骤。

附图说明

呈现附图以协助描述实施例且提供附图仅用于说明实施例而非对其加以限制。

图1说明常规只读存储器(ROM)。

图2说明另一常规ROM。

图3说明ROM。

图4说明图3的ROM的电路图。

图5说明用于减少图3和图4的ROM中的泄漏电流的过程。

具体实施方式