[发明专利]用以减少在集成电路内的静电放电保护的占用面积的方法和装置

权利要求书

1.一种具有一输入/输出(I/O)电路的集成电路(IC)，其特征在于，包含：

一输入脚针；

一第一N通道金属氧化半导体(NMOS)场效晶体管(FET)，此者具有一第一NMOS源极及一第一NMOS汲极，该汲极并入一将该第一NMOS FET电气耦接至该输入脚针的硅化物区块；

一第一P通道金属氧化半导体(PMOS)FET，此者具有一第一PMOS汲极，该汲极是经直接地连接至该输入脚针，一第一PMOS源极，该源极是经电气耦接于一正电压供应，以及一PMOS N电井，此电井是透过一提供一静电放电(ESD)电井偏压的ESD电井偏压电路而电气耦接于该输入脚针；以及

一NMOS低电压差分信号(LVDS)驱动器，此者具有一经直接地连接至该输入脚针的第二NMOS FET的一第二汲极，该第二NMOS FET是经制作于一经电气耦接于接地的一第一P分接保护环之内，一N电井保护环，此者是经耦接于环绕该第一P分接保护环的ESD电井偏压，以及该第二NMOS FET的一第二源极，该源极是经电气耦接于一第三NMOS FET的一第三汲极，而该第三NMOS FET是经制作于一经电气耦接于接地并且环绕该第三NMOS FET的第二P分接保护环之内。

2.如权利要求1所述的IC，其特征在于，该第一NMOS FET包含该I/O电路的一NMOS单端输出驱动器，并且该第一PMOS FET包含一PMOS单端输出驱动器。

3.如权利要求1或2所述的IC，其特征在于，该第一NMOS FET具有一第一NMOS FET闸极宽度，并且该第一PMOS FET具有一小于该第一NMOSFET闸极宽度的第一PMOS FET闸极宽度。

4.如权利要求1至3中任一项所述的IC，其特征在于，进一步包含一弱下拉电路，此者具有一经直接地连接至该输入脚针的第三NMOS FET的第三汲极。

5.如权利要求1至4中任一项所述的IC，其特征在于，该第一NMOS FET具有一第一NMOS崩溃电压，该第二NMOS FET具有一大于该第一NMOS崩溃电压的第二NMOS崩溃电压，并且该第一PMOS FET具有一大于该第一NMOS崩溃电压的第一PMOS崩溃电压。

6.如权利要求5所述的IC，其特征在于，该第一NMOS崩溃电压小于七伏特，并且该第二NMOS崩溃电压及该第一PMOS崩溃电压大于七伏特。

7.如权利要求1至6中任一项所述的IC，其特征在于，该第一NMOS FET的汲极进一步包含一经埋覆的P型植入。

8.如权利要求1至7中任一项所述的IC，其特征在于，进一步包含一PMOSLVDS驱动器，此者具有一第二PMOS FET，而一第二PMOS汲极是直接地连接至该输入脚针，并且具有一经耦接于该ESD电井偏压的第二PMOS N电井。

9.如权利要求1至8中任一项所述的IC，其特征在于，当该输入脚针上的一输入电压超过该正电压供应至少该第一PMOS FET的临界电压时，该ESD电井偏压电路将该PMOS电井偏压至大于该正电压的电压。

10.一种在一集成电路(IC)的输入/输出(I/O)电路的输入脚针上对一静电放电(ESD)事件进行放电的方法，其特征在于，包含：

将一高电压施加于该输入脚针；

将该高电压耦接于该IC的一ESD N电井偏压电路；

产生一ESD N电井偏压；

将该ESD N电井偏压耦接于一具有一PMOS FET的PMOS单端驱动器的N电井，而在一第一PMOS汲极与该N电井之间具有一第一崩溃电压，该第一PMOS汲极是经直接地连接至该输入脚针；

将该高电压耦接于一NMOS单端驱动器的NMOS FET的一第一NMOS汲极，而在该第一NMOS汲极与该IC的基板之间具有一小于该第一崩溃电压的第二崩溃电压；以及

经由该第一NMOS汲极将该ESD事件放电至该基板。

11.如权利要求10所述的方法，其特征在于，该高电压是一人体模型规格、一机器模型规格或者一放电装置模型规格的测试电压。

12.如权利要求10所述的方法，其特征在于，该高电压是一由该IC的使用者所产生的静电压。